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參數(shù)資料
| 型號： | ICSSSTUB32866B |
| 英文描述： | 25-Bit Configurable Registered Buffer for DDR2 |
| 中文描述： | 25位可配置的注冊緩沖DDR2內(nèi)存 |
| 文件頁數(shù)： | 14/28頁 |
| 文件大?。?/td> | 554K |
| 代理商： | ICSSSTUB32866B |
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14
ICSSSTUB32866B
Advance Information
1165—10/25/06
2. Device standard (cont'd)
CK
D1D14
RST
tsu
tpd
CK to PPO
th
tsu
th
tpdm, tpdmss
CK to Q
DCS
CSR
CK
Q1Q14
PAR_IN
n
n + 1
n + 2
PPO
n + 3
n + 4
QERR
(not used)
tPHL or tPLH
CK to QERR
Unknown input
event
H or L
Output signal is dependent on
the prior unknown input event
Data to QERR
Latency
Data to PPO
Latency
Figure 13 — Timing diagram for the first SSTU32866 (1:2 register-A configuration) device used in
pair; C0=0, C1=1; RST being held high
If the data is clocked in on the clock pulse, the QERR output signal will be generated on the n+1 clock pulse, and it will be valid on
the n+2 clock pulse. If an error occurs and the QERR output is driven low, it stays latched low for a minimum of two clock cycles or
until RST is driven low.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICSSSTUB32866Bz(LF)T | 25-Bit Configurable Registered Buffer for DDR2 |
| ICSSSTUB32871A | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AzLFT | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AzT | 27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32872A | 28-Bit Registered Buffer for DDR2 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ICSSSTUB32866BZ(LF)T | 制造商:ICS 制造商全稱:ICS 功能描述:25-Bit Configurable Registered Buffer for DDR2 |
| ICSSSTUB32871A | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AZLFT | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32871AZT | 制造商:ICS 制造商全稱:ICS 功能描述:27-Bit Registered Buffer for DDR2 |
| ICSSSTUB32872A | 制造商:ICS 制造商全稱:ICS 功能描述:28-Bit Registered Buffer for DDR2 |
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