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參數(shù)資料
| 型號： | IDT5V49EE502NLGI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 28/33頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLK GEN 200MHZ 24VQFN |
| 特色產(chǎn)品： | VersaClock III Timing Devices |
| 標(biāo)準(zhǔn)包裝： | 75 |
| 類型： | 時鐘發(fā)生器，多路復(fù)用器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL，晶體 |
| 輸出： | HCSL，LVCMOS，LVDS，LVPECL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 500MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 24-QFN（4x4） |
| 包裝： | 管件 |
| 其它名稱： | 800-1919 |
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IDT5V49EE502
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
4
IDT5V49EE502
REV N 092412
17
OUT3
O
Adjustable1
Configurable clock output 3.
18
VDDO3
Power
Device power supply. Connect to 1.8 to 3.3V. Sets output voltage
levels for OUT3 and OUT6.
19
SEL2
I
LVTTL
Configuration select pin. Weak internal pull down resistor.
20
SEL1
I
LVTTL
Configuration select pin. Weak internal pull down resistor.
21
SEL0
I
LVTTL
Configuration select pin. Weak internal pull down resistor.
22
SD/OE
I
LVTTL
Enables/disables the outputs or powers down the chip. The SP bit
(0x02) controls the polarity of the signal to be either active HIGH or
LOW. (Default is active LOW.) Weak internal pull down resistor.
23
OUT0
O
Adjustable1
Configurable clock output 0.
24
GND
Power
Connect to Ground.
1.Outputs are user programmable to drive single-ended 3.3-V LVTTL, or differential LVDS, LVPECL or HCSL interface levels
2. Analog power plane should be isolated from a 3.3V power plane through a ferrite bead.
3. Each power pin should have a dedicated 0.01F de-coupling capacitor. Digital VDDs may be tied together.
4. Unused clock inputs (REFIN or CLKIN) must be pulled high or low - they cannot be left floating. If the crystal oscillator is not used, XOUT must be left floating.
Pin#
Pin Name
I/O
Pin Type
Pin Description
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