參數(shù)資料
型號： IDT5V49EE502NLGI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 8/33頁
文件大小： 0K
描述： IC PLL CLK GEN 200MHZ 24VQFN
特色產(chǎn)品： VersaClock III Timing Devices
標準包裝： 75
類型： 時鐘發(fā)生器，多路復用器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： HCSL，LVCMOS，LVDS，LVPECL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:5
差分 - 輸入:輸出： 無/無
頻率 - 最大： 500MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-VFQFN 裸露焊盤
供應商設備封裝： 24-QFN（4x4）
包裝： 管件
其它名稱： 800-1919
IDT5V49EE502
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
16
IDT5V49EE502
REV N 092412
I2C Bus AC Characteristics for Fast Mode
Note 1: A device must internally provide a hold time of at least 300 ns for the SDA signal (referred to the VIH(MIN)
of the SCL signal) to bridge the undefined region of the falling edge of SCL.
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCL)
0
400
kHz
tBUF
Bus free time between STOP and START
1.3
s
tSU:START
Setup Time, START
0.6
s
tHD:START
Hold Time, START
0.6
s
tSU:DATA
Setup Time, data input (SDA)
100
ns
tHD:DATA
Hold Time, data input (SDA) 1
0s
tOVD
Output data valid from clock
0.9
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDA, SCL)
20 + 0.1xCB
300
ns
tF
Fall Time, data and clock (SDA, SCL)
20 + 0.1xCB
300
ns
tHIGH
HIGH Time, clock (SCL)
0.6
s
tLOW
LOW Time, clock (SCL)
1.3
s
tSU:STOP
Setup Time, STOP
0.6
s
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PDF描述
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參數(shù)描述
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