參數(shù)資料
型號： IDT5V49EE702NDGI
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 22/34頁
文件大?。?/td> 0K
描述： IC PLL CLK GEN 200MHZ 28VQFN
產品培訓模塊： VersaClock™ III Programmable Clocks
特色產品： VersaClock III Timing Devices
標準包裝： 75
系列： VersaClock™ III
類型： 時鐘發(fā)生器，多路復用器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： HCSL，LVCMOS，LVDS，LVPECL，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:7
差分 - 輸入:輸出： 無/是
頻率 - 最大： 500MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-VFQFN 裸露焊盤
供應商設備封裝： 28-VFQFPN（4x4）
包裝： 管件
其它名稱： 800-1918
IDT5V49EE702DLGI
IDT5V49EE702
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
29
IDT5V49EE702
REV M 092412
0xA7
7F
PM6_CFG5
Q6[6:0]_CFG5
0xA8
7F
PM6_CFG0
Q6[6:0]_CFG0
0xA9
7F
PM6_CFG1
Q6[6:0]_CFG1
0xAA
7F
PM6_CFG2
Q6[6:0]_CFG2
0xAB
7F
PM6_CFG3
Q6[6:0]_CFG3
0xAC
00
TSSC[3:0]_CFG0
NSSC[3:0]_CFG0
PLL0 Spread Spectrum Control
0xAD
00
TSSC[3:0]_CFG1
NSSC[3:0]_CFG1
0xAE
00
TSSC[3:0]_CFG2
NSSC[3:0]_CFG2
0xAF
00
TSSC[3:0]_CFG3
NSSC[3:0]_CFG3
0xB0
00
TSSC[3:0]_CFG4
NSSC[3:0]_CFG4
0xB1
00
TSSC[3:0]_CFG5
NSSC[3:0]_CFG5
0xB2
00
DITH_CFG4
X2_CFG4
SSOFFSET[5:0]_CFG4
0xB3
00
DITH_CFG5
X2_CFG5
SSOFFSET[5:0]_CFG5
0xB4
00
DITH_CFG0
X2_CFG0
SSOFFSET[5:0]_CFG0
0xB5
00
DITH_CFG1
X2_CFG1
SSOFFSET[5:0]_CFG1
0xB6
00
DITH_CFG2
X2_CFG2
SSOFFSET[5:0]_CFG2
0xB7
00
DITH_CFG3
X2_CFG3
SSOFFSET[5:0]_CFG3
0xB8
11
SD1[3:0]_CFG0
SD0[3:0]_CFG0
0xB9
11
SD1[3:0]_CFG1
SD0[3:0]_CFG1
0xBA
11
SD1[3:0]_CFG2
SD0[3:0]_CFG2
0xBB
11
SD1[3:0]_CFG3
SD0[3:0]_CFG3
0xBC
11
SD1[3:0]_CFG4
SD0[3:0]_CFG4
0xBD
11
SD1[3:0]_CFG5
SD0[3:0]_CFG5
0xBE
AE
SRC1[1:0]_CFG4
SRC0[1:0]_CFG4
PDPL3_CFG4
SM[1:0]_CFG4
PRIMSRC_CFG4
Output Divide Source Selection
0xBF
AE
SRC1[1:0]_CFG5
SRC0[1:0]_CFG5
PDPL3_CFG5
SM[1:0]_CFG5
PRIMSRC_CFG5 PRIMSRC - primary source -
crystal or ICLOCK
0 = crystal/REFIN
1 = CLKIN
0xC0
AE
SRC1[1:0]_CFG0
SRC0[1:0]_CFG0
PDPL3_CFG0
SM[1:0]_CFG0
PRIMSRC_CFG0
SM = switch mode
0x = manual
10 = reserved
11 = auto-revertive
0xC1
AE
SRC1[1:0]_CFG1
SRC0[1:0]_CFG1
PDPL3_CFG1
SM[1:0]_CFG1
PRIMSRC_CFG1
PDPL3 - PLL3 shutdown
0 = normal
1 = shut down
0xC2
AE
SRC1[1:0]_CFG2
SRC0[1:0]_CFG2
PDPL3_CFG2
SM[1:0]_CFG2
PRIMSRC_CFG2 SRC = MUX control bit prior to
DIV#
SRC0[1:0]
00 - DIV1
01 - DIV3
10 - Reference input
0xC3
AE
SRC1[1:0]_CFG3
SRC0[1:0]_CFG3
PDPL3_CFG3
SM[1:0]_CFG3
PRIMSRC_CFG3
0xC4
24
Reserved
SRC3[2:0]_CFG0
SRC2[2:0]_CFG0
SRC1[2]_CFG0 SRC1/SRC2/SRC3..SRC5
000 - DIV1
001 - DIV3
010 - Reference input
011 - Reserved
100 - PLL0
101 - PLL1
110 - PLL2
111 - PLL3
0xC5
24
SRC3[2:0]_CFG1
SRC2[2:0]_CFG1
SRC1[2]_CFG1
0xC6
24
SRC3[2:0]_CFG2
SRC2[2:0]_CFG2
SRC1[2]_CFG2
0xC7
24
SRC3[2:0]_CFG3
SRC2[2:0]_CFG3
SRC1[2]_CFG3
0xC8
24
SRC3[2:0]_CFG4
SRC2[2:0]_CFG4
SRC1[2]_CFG4
0xC9
24
SRC3[2:0]_CFG5
SRC2[2:0]_CFG5
SRC1[2]_CFG5
Addr
Default
Register
Hex
Value
Bit #
Description
76
5
4
3
2
1
0
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PDF描述
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