參數(shù)資料
型號(hào)： IDT7140
廠商： Integrated Device Technology, Inc.
英文描述： High Speed 1K X 8 Dual-Port Static RAM(高速1K×8雙端口靜態(tài)RAM)
中文描述： 高速每1000 × 8雙端口靜態(tài)存儲(chǔ)器（高速每1000 × 8雙端口靜態(tài)RAM）的
文件頁(yè)數(shù)： 9/18頁(yè)
文件大小： 214K
代理商： IDT7140
IDT7130SA/LA AND IDT7140SA/LA
HIGH SPEED 1K X 8 DUAL-PORT STATIC SRAM
MILITARY, INDUSTRIAL AND COMMERCIAL TEMPERATURE RANGES
6.01
9
TIMING WAVEFORM OF READ CYCLE NO. 2, EITHER SIDE
(3)
NOTES:
1. Timing depends on which signal is asserted last,
OE
or
CE
.
2. Timing depends on which signal is deaserted first,
OE
or
CE
.
3. R/
W
= V
IH
and
OE
= V
IL
, and the address is valid prior to or coincidental with
CE
transition LOW.
4. Start of valid data depends on which timing becomes effective last t
AOE
, t
ACE
,
t
AA
, and
t
BDD
.
TIMING WAVEFORM OF READ CYCLE NO. 1, EITHER SIDE
(1)
NOTES:
1.
R/
W
= V
IH
,
CE
= V
IL
, and is
OE
= V
IL
. Address is valid prior to the coincidental with
CE
transition LOW.
2. t
BDD
delay is required only in the case where the opposite port is completing a write operation to the same the address location. For simultaneous
read operations,
BUSY
has no relationship to valid output data.
3. Start of valid data depends on which timing becomes effective last t
AOE
, t
ACE
, t
AA
, and t
BDD
.
ADDRESS
DATA
OUT
t
RC
t
OH
PREVIOUS DATA VALID
t
AA
t
OH
DATA VALID
2689 drw 08
t
BDDH
(2,3)
BUSY
OUT
CE
t
ACE
t
AOE
t
HZ
t
LZ
t
PD
VALID DATA
t
PU
50%
OE
DATA
OUT
CURRENT
I
CC
I
SS
50%
2689 drw 09
(4)
(1)
(1)
(2)
(2)
(4)
t
LZ
t
HZ
相關(guān)PDF資料
PDF描述
IDT7142LA100C HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS
IDT71321 HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS
IDT71321LA HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS
IDT71321SA HIGH-SPEED 2K x 8 DUAL-PORT STATIC RAM WITH INTERRUPTS
IDT71321SA45PF IC 74HC4538 DUAL ONE-SHOT
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