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參數(shù)資料
| 型號： | IDT72T54242L5BB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS |
| 中文描述： | 32K X 20 OTHER FIFO, 3.6 ns, PBGA324 |
| 封裝： | 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324 |
| 文件頁數(shù)： | 22/56頁 |
| 文件大?。?/td> | 555K |
| 代理商： | IDT72T54242L5BB |
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22
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T54242/72T54252/72T54262 2.5V QUAD/DUAL TeraSync
DDR/SDR FIFO
32K x 10 x 4/16K x 20 x 2, 64K x 10 x 4/32K x 20 x 2 and 128K x 10 x 4/64K x 20 x 2
MARCH 22, 2005
Figure 5. Bus-Matching in Dual mode
6158 drw10
A
Write to
FIFO 0 and FIFO 2
INPUT PORT BUS-WIDTH x20
OUTPUT PORT BUS-WIDTH x20
B
C
D
H
D39-D30 D29-D20 D19-D10 D9-D0
FIFO 0
FIFO 0
FIFO 2
FIFO 2
A
Read from
FIFO 0 and FIFO 2
B
C
D
D39-D30 D29-D20 D19-D10 D9-D0
FIFO 0
FIFO 0
FIFO 2
FIFO 2
(a) x20 INPUT to x20 OUTPUT
A
1st Read from
FIFO 0 and FIFO 2
C
D39-D30 D29-D20 D19-D10 D9-D0
INPUT PORT BUS-WIDTH x20
OUTPUT PORT BUS-WIDTH x10
B
2nd Read from
FIFO 0 and FIFO 2
D
D39-D30 D29-D20 D19-D10 D9-D0
INPUT PORT BUS-WIDTH x10
OUTPUT PORT BUS-WIDTH x10
(b) x20 INPUT to x10 OUTPUT
A
1st Write to
FIFO 0 and FIFO 2
B
D39-D30 D29-D20 D19-D10 D9-D0
C
2nd Write to
FIFO 0 and FIFO 2
D
D39-D30 D29-D20 D19-D10 D9-D0
FIFO 0
FIFO 0
FIFO 2
FIFO 2
(c) x10 INPUT to x10 OUTPUT
A
1st Read from
FIFO 0 and FIFO 2
B
D39-D30 D29-D20 D19-D10 D9-D0
C
2nd Read from
FIFO 0 and FIFO 2
D
D39-D30 D29-D20 D19-D10 D9-D0
FIFO 0
FIFO 0
FIFO 2
FIFO 2
A
Read from
FIFO 0 and FIFO 2
C
B
D
D39-D30 D29-D20 D19-D10 D9-D0
(d) x10 INPUT to x20 OUTPUT
INPUT PORT BUS-WIDTH x10
OUTPUT PORT BUS-WIDTH x20
IW
OW
H
H
IW
OW
L
L
IW
OW
L
L
IW
OW
H
FIFO 0
FIFO 0
FIFO 2
FIFO 2
FIFO 0
FIFO 0
FIFO 2
FIFO 2
FIFO 0
FIFO 0
FIFO 2
FIFO 2
FIFO 0
FIFO 0
FIFO 2
FIFO 2
FIFO 0
FIFO 0
FIFO 2
FIFO 2
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PDF描述 |
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