參數(shù)資料
型號(hào): IDT72T54242L5BBI
廠(chǎng)商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi): DRAM
英文描述: 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
中文描述: 128K X 10 OTHER FIFO, 3.6 ns, PBGA324
封裝: 19 X 19 MM, 1 MM PITCH, PLASTIC, BGA-324
文件頁(yè)數(shù): 34/56頁(yè)
文件大?。?/td> 555K
代理商: IDT72T54242L5BBI
34
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T54242/72T54252/72T54262 2.5V QUAD/DUAL TeraSync
DDR/SDR FIFO
32K x 10 x 4/16K x 20 x 2, 64K x 10 x 4/32K x 20 x 2 and 128K x 10 x 4/64K x 20 x 2
MARCH 22, 2005
EF
/
OR
PAF
t
RSF
t
RSF
Q[39:0]
(3)
t
RSF
OE
= HIGH
OE
= LOW
6158 drw16
FF
/
IR
PAE
t
RS
PRS
WEN
REN
t
RSS
SWEN
,
SREN
t
RSS
t
RSR
t
RSR
t
RSF
If FWFT = HIGH,
OR
= HIGH
If FWFT = LOW,
EF
= LOW
t
RSF
If FWFT = LOW,
EF
= HIGH
If FWFT = HIGH,
IR
= LOW
Figure 11. Partial Reset Timing
NOTES:
1. This timng diagramshows the partial reset timng for a single FIFO. Each
PRS
is independent of the others.
2. During partial reset the high-impedance control of the Qn data outputs are provided by
OE
only,
RCS
can be HIGH or LOW until the first rising edge of RCLK after master reset.
3. If Dual mode is selected, outputs Q[19:10] and Q[39:30] are not used if outputs are configured to x10.
相關(guān)PDF資料
PDF描述
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IDT72T54252L5BBI 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72T54262 2.5V QUAD/DUAL TeraSync⑩ DDR/SDR FIFO x10 QUAD FIFO or x10/x20 DUAL FIFO CONFIGURATIONS
IDT72V261LA 3.3 VOLT CMOS SuperSync FIFO
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參數(shù)描述
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