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參數(shù)資料
| 型號(hào)： | IDT82V3280 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 廣域網(wǎng)鎖相環(huán) |
| 文件頁數(shù)： | 161/167頁 |
| 文件大?。?/td> | 1039K |
| 代理商： | IDT82V3280 |
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IDT82V3280
WAN PLL
Electrical Specifications
161
June 19, 2006
9.6
INPUT / OUTPUT CLOCK TIMING
The inputs and outputs are aligned ideally. But due to the circuit delays, there is delay between the inputs and outputs.
Figure 37. Input / Output Clock Timing
Table 62: Input/Output Clock Timing
3
Symbol
Typical Delay
1
(ns)
Peak to Peak Delay Variation
2
(ns)
t
1
t
2
t
3
t
4
t
5
t
6
4
1
1
2
1.6
1.6
1.6
1.6
1.6
1.6
1.4
3
Note:
1.
Typical delay provided as reference only.
2. ‘Peak to Peak Delay Variation’ is the delay variation that is guaranteed not to be exceeded for IN11 in Master/Slave operation.
3. Tested when IN11 is selected.
8 kHz Input Clock
8 kHz Output Clock
6.48 MHz Input Clock
6.48 MHz Output Clock
19.44 MHz Input Clock
19.44 MHz Output Clock
25.92 MHz Input Clock
25.92 MHz Output Clock
38.88 MHz Input Clock
38.88 MHz Output Clock
51.84 MHz Input Clock
51.84 MHz Output Clock
t
1
t
2
t
3
t
4
t
5
t
6
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82V3280DQ | WAN PLL |
| IDT82V3280DQG | WAN PLL |
| IDT82V3280PF | WAN PLL |
| IDT82V3280PFG | WAN PLL |
| IDT82V3288 | WAN PLL |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| IDT82V3280APFG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP |
| IDT82V3280DQ | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
| IDT82V3280DQG | 功能描述:IC PLL WAN SE STRATUM 2 100-TQFP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:1,500 系列:- 類型:時(shí)鐘緩沖器/驅(qū)動(dòng)器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT |
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