參數(shù)資料
型號： IDT82V3280
廠商： Integrated Device Technology, Inc.
英文描述： WAN PLL
中文描述： 廣域網(wǎng)鎖相環(huán)
文件頁數(shù)： 64/167頁
文件大?。?/td> 1039K
代理商： IDT82V3280
IDT82V3280
WAN PLL
Programming Information
64
June 19, 2006
5B
PHASE_LOSS_FINE_LIMIT_CNFG -
Phase Loss Fine Detector Limit Con-
figuration *
T0_HOLDOVER_MODE_CNFG - T0
DPLL Holdover Mode Configuration
T0_HOLDOVER_FREQ[7:0]_CNFG -
T0 DPLL Holdover Frequency Config-
uration 1
T0_HOLDOVER_FREQ[15:8]_CNFG
- T0 DPLL Holdover Frequency Con-
figuration 2
T0_HOLDOVER_FREQ[23:16]_CNFG
- T0 DPLL Holdover Frequency Con-
figuration 3
T4_DPLL_APLL_PATH_CNFG - T4
DPLL & APLL Path Configuration
T4_DPLL_LOCKED_BW_DAMPING_
CNFG - T4 DPLL Locked Bandwidth &
Damping Factor Configuration
CURRENT_DPLL_FREQ[7:0]_STS -
DPLL Current Frequency Status 1 *
CURRENT_DPLL_FREQ[15:8]_STS -
DPLL Current Frequency Status 2 *
CURRENT_DPLL_FREQ[23:16]_STS
- DPLL Current Frequency Status 3 *
DPLL_FREQ_SOFT_LIMIT_CNFG -
DPLL Soft Limit Configuration
DPLL_FREQ_HARD_LIMIT[7:0]_CNF
G - DPLL Hard Limit Configuration 1
DPLL_FREQ_HARD_LIMIT[15:8]_CN
FG - DPLL Hard Limit Configuration 2
CURRENT_DPLL_PHASE[7:0]_STS -
DPLL Current Phase Status 1 *
CURRENT_DPLL_PHASE[15:8]_STS
- DPLL Current Phase Status 2 *
T0_T4_APLL_BW_CNFG - T0 / T4
APLL Bandwidth Configuration
FINE_PH_
LOS_LIMT
_EN
MAN_HOL
DOVER
FAST_LOS
_SW
-
-
-
PH_LOS_FINE_LIMT[2:0]
P 128
5C
AUTO_AV
G
FAST_AVG
READ_AV
G
TEMP_HOLDOVER_M
ODE[1:0]
-
-
P 129
5D
T0_HOLDOVER_FREQ[7:0]
P 129
5E
T0_HOLDOVER_FREQ[15:8]
P 130
5F
T0_HOLDOVER_FREQ[23:16]
P 130
60
T4_APLL_PATH[3:0]
T4_GSM_GPS_16E1_1
6T1_SEL[1:0]
T4_12E1_24T1_E3_T3
_SEL[1:0]
P 131
61
T4_DPLL_LOCKED_DAMPING[2:0]
-
-
-
T4_DPLL_LOCKED_B
W[1:0]
P 132
62
CURRENT_DPLL_FREQ[7:0]
P 132
63
CURRENT_DPLL_FREQ[15:8]
P 132
64
CURRENT_DPLL_FREQ[23:16]
P 133
65
FREQ_LIM
T_PH_LOS
DPLL_FREQ_SOFT_LIMT[6:0]
P 133
66
DPLL_FREQ_HARD_LIMT[7:0]
P 133
67
DPLL_FREQ_HARD_LIMT[15:8]
P 134
68
CURRENT_PH_DATA[7:0]
P 134
69
CURRENT_PH_DATA[15:8]
P 134
6A
-
-
T0_APLL_BW[1:0]
-
-
T4_APLL_BW[1:0]
P 135
Output Configuration Registers
6B
OUT1_FREQ_CNFG - Output Clock 1
Frequency Configuration
OUT2_FREQ_CNFG - Output Clock 2
Frequency Configuration
OUT3_FREQ_CNFG - Output Clock 3
Frequency Configuration
OUT4_FREQ_CNFG - Output Clock 4
Frequency Configuration
OUT5_FREQ_CNFG - Output Clock 5
Frequency Configuration
OUT6_FREQ_CNFG - Output Clock 6
Frequency Configuration
OUT1_PATH_SEL[3:0]
OUT1_DIVIDER[3:0]
P 136
6C
OUT2_PATH_SEL[3:0]
OUT2_DIVIDER[3:0]
P 137
6D
OUT3_PATH_SEL[3:0]
OUT3_DIVIDER[3:0]
P 138
6E
OUT4_PATH_SEL[3:0]
OUT4_DIVIDER[3:0]
P 139
6F
OUT5_PATH_SEL[3:0]
OUT5_DIVIDER[3:0]
P 140
70
OUT6_PATH_SEL[3:0]
OUT6_DIVIDER[3:0]
P 141
Table 42: Register List and Map (Continued)
Address
(Hex)
Register Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reference
Page
相關(guān)PDF資料
PDF描述
IDT82V3280DQ WAN PLL
IDT82V3280DQG WAN PLL
IDT82V3280PF WAN PLL
IDT82V3280PFG WAN PLL
IDT82V3288 WAN PLL
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
IDT82V3280_08 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL
IDT82V3280APFG 功能描述:IC PLL WAN SE STRATUM 2 100TQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:- 標準包裝:1,500 系列:- 類型:時鐘緩沖器/驅(qū)動器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應(yīng)商設(shè)備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT
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