23 FN7717.2 November 30, 2012 FIGURE 35. SYNCHRONOUS RESET OPERATION, CLOCK DIVIDE = 2, DDR-MODE s0 EVEN s1 ODD s0 ODD CLKDIVRSTP ADC1" />
參數(shù)資料
型號： ISLA212P20IRZ
廠商： Intersil
文件頁數(shù)： 16/36頁
文件大小： 0K
描述： IC ADC 12BIT SRL/SPI 72QFN
標準包裝： 1
系列： FemtoCharge™
位數(shù)： 12
采樣率（每秒）： 200M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 468mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 72-QFN（10x10）
包裝： 托盤
輸入數(shù)目和類型： *
ISLA212P
23
FN7717.2
November 30, 2012
FIGURE 35. SYNCHRONOUS RESET OPERATION, CLOCK DIVIDE = 2, DDR-MODE
s0
EVEN
s1
ODD
s0
ODD
CLKDIVRSTP
ADC1 OUTPUT DATA
ADC1 CLKOUTP
ADC2 CLKOUTP
(PHASE 1)
ADC2 CLKOUTP
(PHASE 2)
L+td
tRSTH
tRSTS
tRSTRT
ADC2 OUTPUT DATA
ANALOG INPUT
DEVICE CLOCK
INPUT
s1
EVEN
s0
EVEN
s1
ODD
s0
ODD
s1
EVEN
NOTES:
13. Delay equals fixed pipeline latency (L cycles of sample clock) plus fixed analog propagation
delay, td.
14. CLKDIVRSTP setup and hold times are with respect to input sample clock rising edge.
CLKDIVRSTN is not shown but must be driven, and is the complement of CLKDIVRSTP.
15. Either Output Clock Phase (phase 1 or phase 2 ) equally likely prior to synchronization.
(Note 15)
(Note 14)
(Note 13)
DEVICE CLOCK
NPUT
(Note 15)
FIGURE 36. MSB-FIRST ADDRESSING
CSB
SCLK
SDIO
R/W
W1
W0
A12
A11
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
A10
FIGURE 37. LSB-FIRST ADDRESSING
CSB
SCLK
SDIO
R/W
W1
W0
A12
A11
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
A2
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PDF描述
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