Specifications ispLSI 2064E ispLSI 2064E Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback Reg 4 PT Bypass 20 PT XOR Delays Cont" />
參數(shù)資料
型號: ISPLSI 2064E-200LT100
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 9/11頁
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描述: IC PLD ISP 64I/O 4.5NS 100TQFP
標準包裝: 90
系列: ispLSI® 2000E
可編程類型: 系統(tǒng)內可編程
最大延遲時間 tpd(1): 4.5ns
電壓電源 - 內部: 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目: 16
宏單元數(shù): 64
門數(shù): 2000
輸入/輸出數(shù): 64
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 100-LQFP
供應商設備封裝: 100-TQFP(14x14)
包裝: 托盤
其它名稱: ISPLSI2064E-200LT100
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Specifications ispLSI 2064E
ispLSI 2064E Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
I/O Pin
(Input)
Y0,1,2
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Delay
I/O Cell
ORP
GLB
GRP
I/O Cell
#24
#25, 26, 27
#33, 34,
35
#43, 44
#36
Reset
Ded. In
#21
#20
#28
#29, 30,
31, 32
#38,
39
GOE 0,1
#42
#40, 41
0491/2064
#22
Comb 4 PT Bypass #23
#37
#45
Derivations of
tsu, th and tco from the Product Term Clock
=
tsu
Logic + Reg su - Clock (min)
(
tio + tgrp + t20ptxor) + (tgsu) - (tio + tgrp + tptck(min))
(#20 + #22 + #26) + (#29) - (#20 + #22 + #35)
(0.5 + 0.6 + 2.9) + (1.2) - (0.5 + 0.6 + 1.0)
3.1ns
=
th
Clock (max) + Reg h - Logic
(
tio + tgrp + tptck(max)) + (tgh) - (tio + tgrp + t20ptxor)
(#20 + #22 + #35) + (#30) - (#20 + #22 + #26)
(0.5 + 0.6 + 4.0) + (2.3) - (0.5 + 0.6 + 2.9)
3.4ns
=
tco
Clock (max) + Reg co + Output
(
tio + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#20 + #22 + #35) + (#31) + (#36 + #38)
(0.5 + 0.6 + 4.0) + (0.3) + (0.9 + 1.6)
7.9ns
Table 2- 0042A-2064e
Note: Calculations are based upon timing specifications for the ispLSI 2064E-200L.
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PDF描述
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參數(shù)描述
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ISPLSI2064V-100LJ44I 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V High Density Programmable Logic
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