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參數(shù)資料
| 型號： | LC5256MV-75FN256I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 27/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 256MACROCELLS 256FPBGA |
| 標準包裝： | 90 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 8 |
| 宏單元數(shù)： | 256 |
| 輸入/輸出數(shù)： | 141 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | 220-1724 LC5256MV-75FN256I-ND |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
29
ispXPLD 5000MX Family External Switching Characteristics
1, 2, 3
Over Recommended Operating Conditions
Parameter
Description
-4
-45
-5
-52
-75
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
tPD
Data Propagation Delay,
5-PT Bypass
—4.0
—4.5
—5.0
—5.2
—7.5
ns
tPD_PTSA
Data propagation delay
—
4.8
—
5.7
—
6.0
—
6.5
—
9.5
ns
tS
MFB Register Setup Time
Before Clock, 5-PT Bypass
2.2
—
2.8
—
2.8
—
3.0
—
4.5
—
ns
tS_PTSA
MFB Register Setup Time
Before Clock
2.5
—
3.1
—
3.1
—
3.6
—
5.5
—
ns
tSIR
MFB Register Setup Time
Before Clock, Input Register
Path
1.0
—
1.0
—
1.0
—
0.5
—
1.7
—
ns
tH
MFB Register Hold Time
Before Clock, 5-PT Bypass
0.0
—
0.0
—
0.0
—
0.0
—
0.0
—
ns
tH_PTSA
MFB Register Hold Time
Before Clock
0.0
—
0.0
—
0.0
—
0.0
—
0.0
—
ns
tHIR
MFB Register Hold Time
Before Clock, Input Register
Path
0.5
—
0.5
—
0.5
—
1.0
—
1.3
—
ns
tCO
MFB Register Clock-to-Out-
put Delay
—2.8
—3.0
—3.2
—3.7
—5.0
ns
tR
External Reset Pin to Output
Delay
—4.0
—4.5
—5.0
—7.5
ns
tRW
Reset Pulse Duration
1.8
—
1.8
—
1.8
—
2.0
—
3.0
—
ns
tLPTOE/DIS
Input to Output Local Product
Term Output Enable/Disable
—6.0
—7.0
—7.5
—8.5
—
10.5
ns
tSPTOE/DIS
Input to Output Shared
Product Term Output Enable/
Disable
—6.0
—7.0
—7.5
—8.5
—
10.5
ns
tGOE/DIS
Global OE Input to Output
Enable/Disable
—4.5
—5.5
—6.5
—7.5
ns
tCW
Clock Width, High or Low
1.5
—
1.5
—
1.5
—
1.8
—
2.5
—
ns
tGW
Gate Width Low (for Low
Transparent) or High (for
High Transparent)
1.5
—
1.5
—
1.5
—
1.8
—
2.5
—
ns
tWIR
Input Register Clock Width,
High or Low
1.5
—
1.5
—
1.5
—
1.8
—
2.5
—
ns
tSKEW
Clock-to-Out Skew, Block
Level
—0.6
—1.0
ns
fMAX
4
Clock Frequency with
Internal Feedback
—
300
—
275
—
250
—
250
—
150
MHz
fMAX (Ext.)
Clock Frequency with
External Feedback,
1/ (tS + tCO)
—
200
—
171
—
166
—
149
—
105
MHz
fMAX (Tog.)
Clock Frequency Max.
Toggle
—
333
—
333
—
333
—
277
—
200
MHz
fMAX (CAMC)
5
Clock Frequency to CAM
(Configure Mode)
—
280
—
280
—
230
—
230
—
168
MHz
fMAX (CAM)
5
Clock Frequency to CAM
(Compare Mode)
—
150
—
150
—
150
—
135
—
90
MHz
SELECT
DEVICES
DISCONTINUED
相關PDF資料 |
PDF描述 |
|---|---|
| GEM03DRTN | CONN EDGECARD 6POS DIP .156 SLD |
| F931D156MCC | CAP TANT 15UF 20V 20% 2312 |
| RBB60DHBD-S621 | EDGECARD 120POS DIP R/A .050 SLD |
| VE-26M-EV-F2 | CONVERTER MOD DC/DC 10V 150W |
| TAP335M035BRS | CAP TANT 3.3UF 35V 20% RADIAL |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LC5256MV-75FN484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-75FN484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-75FN672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-75FN672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5256MV-75Q208C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
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