參數(shù)資料
型號(hào)： LFX200B-03FN256C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 29/119頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 200K GATES 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPGA®
邏輯元件/單元數(shù)： 2704
RAM 位總計(jì)： 113664
輸入/輸出數(shù)： 160
門數(shù)： 210000
電源電壓： 2.3 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)當(dāng)前第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)
Lattice Semiconductor
ispXPGA Family Data Sheet
13
Figure 13. EBR Synchronous Read Timing Diagram
Synchronous Write: The WE signal controls the synchronous write operation. When the WE signal is high, the
write operation begins. Once the address and data are present and the Output Enable (OE) is active, a rising clock
edge (or falling edge depending on polarity) causes the data to be stored into the EBR. Figure 14 illustrates the
synchronous write timing.
Figure 14. EBR Synchronous Write Timing Diagram
Asynchronous Read: The WE signal controls the asynchronous read operation. When the WE signal is low, the
read operation begins. Shortly after the address is present, the stored data is available on the DATA port. Figure 15
illustrates the asynchronous read timing. For more information about the EBR, refer to TN1028 ispXPGA Memory
Figure 15. EBR Asynchronous Read Timing Diagram
WE
CLK
CE
DATA
ADDR
OE
Valid Data
Invalid Data
Valid Data
t
EBWEEN
t
EBADDS
t
EBCO
t
EBWES
t
EBCES
t
EBCPW
t
EBOEDIS
t
EBOEEN
t
EBCEH
t
EBWEH
t
EBWEDIS
t
EBADDH
WE
CLK
WRITE
DATA
ADDR
WRITE
t
EBWEH
t
EBADDS
t
EBADDH
t
EBDATAS
t
EBDATAH
t
EBPW
t
EBWES
WE
DATA
ADDR
OE
DATA1
Invalid Data
DATA1
ADDR0
ADDR1
ADDR2
DATA0
t
EBWEEN
t
EBARADO
t
EBOEDIS
t
EBOEEN
t
EBWEDIS
t
EBARAD_H
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PDF描述
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