參數(shù)資料
型號(hào)： LFX200B-03FN256C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 51/119頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 200K GATES 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： ispXPGA®
邏輯元件/單元數(shù)： 2704
RAM 位總計(jì)： 113664
輸入/輸出數(shù)： 160
門數(shù)： 210000
電源電壓： 2.3 V ~ 3.6 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Lattice Semiconductor
ispXPGA Family Data Sheet
33
ispXPGA 200B/C & ispXPGA 200EB/EC External Switching Characteristics
Over Recommended Operating Conditions
Parameter
Description
Conditions
-5
1
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
tCO
Global Clock Input to Out-
put
PIO Output Register
—5.5
—5.9
—6.8
ns
tS
Global Clock Input Setup
PIO Input Register without input
delay
-2.0
—
-2.0
—
-1.7
—
ns
tH
Global Clock Input Hold
PIO Input Register without input
delay
3.7
—
3.8
—
4.4
—
ns
tSINDLY
Global Clock Input Setup
PIO Input Register with input delay
3.8
—
3.8
—
4.4
—
ns
tHINDLY
Global Clock Input Hold
PIO Input Register with input delay
0.0
—
0.0
—
0.0
—
tCOPLL
Global Clock Input to
Output
PIO Output Register using PLL
without delay
—3.3
—3.6
—4.2
ns
tSPLL
Global Clock Input Setup
PIO Input Register without input
delay using PLL without delay
-0.2
—
-0.2
—
0.1
—
ns
tHPLL
Global Clock Input Hold
PIO Input Register without input
delay using PLL without delay
1.5
—
1.5
—
1.8
—
ns
tSINDLYPLL Global Clock Input Setup
PIO Input Register with input delay
using PLL without delay
6.3
—
6.3
—
7.3
—
ns
tHINDLYPLL Global Clock Input Hold
PIO Input Register with input delay
using PLL without delay
-2.7
—
-2.6
—
-2.2
—
ns
1. Only available for ispXPGA 200B and ispXPGA 200EB (2.5V/3.3V) devices.
Timing v.0.2
SELECT
DEVICES
DISCONTINUED
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