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參數(shù)資料
| 型號： | LFXP20E-5FN484C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 176/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 20000 |
| RAM 位總計： | 405504 |
| 輸入/輸出數(shù)： | 340 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FPBGA（23x23） |
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www.latticesemi.com
11-1
tn1049_04.3
June 2007
Technical Note TN1049
2007 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other
brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without
notice.
Introduction
As clock distribution and clock skew management become critical factors in overall system performance, the Phase
Locked Loop (PLL) is increasing in importance for digital designers. Lattice incorporates its sysCLOCK PLL tech-
nology in the LatticeECP, LatticeEC and LatticeXP device families to help designers manage clocks within
their designs. The PLL components in the LatticeECP/EC and LatticeXP device families share the same architec-
ture. This technical note describes the features and functionalities of the PLLs and their configuration in the isp-
LEVER
design tool. Figure 11-1 shows the block diagram of the PLL.
Figure 11-1. LatticeECP/EC and LatticeXP sysCLOCK PLL Block Diagram
Features
Clock synthesis
Phase shift/duty cycle selection
Internal and external feedback
Dynamic delay adjustment
No external components required
Lock detect output
Functional Description
PLL Divider and Delay Blocks
Input Clock (CLKI) Divider
The CLKI divider is used to control the input clock frequency into the PLL block. It can be set to an integer value of
1 to 16. The divider setting directly corresponds to the divisor of the output clock. The input and output of the input
divider must be within the input and output frequency ranges specified in the device data sheet.
Feedback Loop (CLKFB) Divider
The CLKFB divider is used to divide the feedback signal. Effectively, this multiplies the output clock, because the
divided feedback must speed up to match the input frequency into the PLL block. The PLL block increases the out-
put frequency until the divided feedback frequency equals the input frequency. Like the input divider, the feedback
CLKI
Divider
CLKFB
Divider
Delay
Adjust
Phase &
Frequency
Detector
Voltage
Controlled
Oscillator
CLKOP
Divider
CLKOK
Divider
Phase/Duty
Select
Lock
Detect
Loop
Filter
RST
CLKFB
CLKI
LOCK
CLKOP
CLKOS
CLKOK
DDAOZR
DDAOLAG
DDAODEL[2:0]
DDAMODE
DDAIZR
DDAILAG
DDAIDEL[2:0]
Internal feedback from CLKOP Divider output
LatticeECP/EC and LatticeXP sysCLOCK
PLL Design and Usage Guide
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFXP20C-5FN484C | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| LFXP20C-5F484C | IC FPGA 19.7KLUTS 340I/O 484-BGA |
| LFEC33E-3FN672C | IC FPGA 32.8KLUTS 672FPBGA |
| LFECP33E-3FN484C | IC FPGA 32.8KLUTS 360I/O 484-BGA |
| RGM43DTMS | CONN EDGECARD 86POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP217E5CF484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CF672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
| LFXP217E5CFN484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet |
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