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您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4567 > LFXP20E-5FN484C (Lattice Semiconductor Corporation)IC FPGA 19.7KLUTS 340I/O 484-BGA PDF資料下載

參數(shù)資料

型號(hào)：	LFXP20E-5FN484C
廠商：	Lattice Semiconductor Corporation
文件頁(yè)數(shù)：	286/397頁(yè)
文件大?。?/td>	0K
描述：	IC FPGA 19.7KLUTS 340I/O 484-BGA
標(biāo)準(zhǔn)包裝：	60
系列：	XP
邏輯元件/單元數(shù)：	20000
RAM 位總計(jì)：	405504
輸入/輸出數(shù)：	340
電源電壓：	1.14 V ~ 1.26 V
安裝類型：	表面貼裝
工作溫度：	0°C ~ 85°C
封裝/外殼：	484-BBGA
供應(yīng)商設(shè)備封裝：	484-FPBGA（23x23）

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Lattice Semiconductor FPGA

Lattice Semiconductor

Successful Place and Route

16-12

example, the NCD file with the best timing score would be saved. The tool keeps track of the timing and routing per-

formance for every iteration in a file called the multiple par report (.par). Such a file is shown in Figure 16-10.

Figure 16-10. Multiple PAR Report (.par)

Figure 16-10 indicates that:

The “5_” under the Level/Cost column means that the Placement Effort level was set to 5. The Placement

Effort level can range from 1 (lowest) to 5 (highest).

10 different iterations ran (10 cost tables).

Timing scores are expressed in total picoseconds (ps) by which the design is missing constraints on all

preferences.

Iteration number 4 (cost table 4) achieved a 0 timing score and hence was the design saved. More than one

.ncd file can be saved. This is user-controlled via the “Placement Save Best Runs” value box shown in

Figure 16-8.

Each iteration routed completely.

Note that, in Figure 16-8, if “Placement Iterations (0=run until solved)” is set to 0, the tool will run indefinitely

through multiple iterations until a 0 timing score is reached. In a design that is known to have large timing violations,

a 0 timing score will never be reached. As a consequence, the user must intervene and stop the flow at a given

point in time.

In general, multiple placement iterations can help placement but can also use many CPU cycles. Multiple place-

ment iterations should be used carefully due to system limitations and the uncertainty of results. It is better to fix the

root cause of timing problems in the design stage.

Clock Boosting

Clock boosting, supported in Lattice Semiconductor’s ORCA Series device family, is the deliberate introduction of

clock skew on a target flop to increase the setup margin. Every programmable flip-flop in the device has program-

mable delay elements before clock inputs for this purpose. The automated clock boosting tool will attempt to meet

setup constraints by introducing delays to as many target registers as needed to meet timing, in effect, borrow reg-

ister hold margins to meet register set-up timing. The following bullets summarize how clock boosting is accom-

plished in Lattice Semiconductor ORCA Series device family.

A 4-tap delay cell structure in front of the clock port of every flip-flop in the device (includes I/O flip-flops)

Ability to borrow clock cycle time from one easily-met path and give this time to a difficult-to-meet path

Level/

Number

Timing

Run

NCD

Cost [ncd]

Unrouted

Score

Time

Status

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