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參數(shù)資料
| 型號： | M1AFS250-FQN180 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBCC180 |
| 封裝： | 0.50 MM PITCH, QFN-180 |
| 文件頁數(shù)： | 189/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FQN180 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
3-19
Standby Mode and Sleep Mode
PNET = 0 W
I/O Input Buffer Dynamic Contribution—PINPUTS
Operating Mode
PINPUTS = NINPUTS * (α2 / 2) * PAC9 * FCLK
NINPUTS is the number of I/O input buffers used in the design.
α
2 is the I/O buffer toggle rate—guidelines are provided in Table 3-13 on page 3-21.
FCLK is the global clock signal frequency.
Standby Mode and Sleep Mode
PINPUTS = 0 W
I/O Output Buffer Dynamic Contribution—POUTPUTS
Operating Mode
POUTPUTS = NOUTPUTS * (α2 / 2) * β1 * PAC10 * FCLK
NOUTPUTS is the number of I/O output buffers used in the design.
α
2 is the I/O buffer toggle rate—guidelines are provided in Table 3-13 on page 3-21.
β
1 is the I/O buffer enable rate—guidelines are provided in Table 3-14 on page 3-21.
FCLK is the global clock signal frequency.
Standby Mode and Sleep Mode
POUTPUTS = 0 W
RAM Dynamic Contribution—PMEMORY
Operating Mode
PMEMORY = (NBLOCKS * PAC11 * β2 * FREAD-CLOCK) + (NBLOCKS * PAC12 * β3 * FWRITE-CLOCK)
BLOCKS is the number of RAM blocks used in the design.
FREAD-CLOCK is the memory read clock frequency.
β
2 is the RAM enable rate for read operations—guidelines are provided in Table 3-14 on
β
3 the RAM enable rate for write operations—guidelines are provided in Table 3-14 on
FWRITE-CLOCK is the memory write clock frequency.
Standby Mode and Sleep Mode
PMEMORY = 0 W
PLL/CCC Dynamic Contribution—PPLL
Operating Mode
PPLL = PAC13 * FCLKOUT
FCLKIN is the input clock frequency.
FCLKOUT is the output clock frequency.
1
Standby Mode and Sleep Mode
PPLL = 0 W
1. The PLL dynamic contribution depends on the input clock frequency, the number of output clock
signals generated by the PLL, and the frequency of each output clock. If a PLL is used to generate more
than one output clock, include each output clock in the formula output clock by adding its
corresponding contribution (PAC14 * FCLKOUT product) to the total PLL contribution.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M20-1051700 | 34 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1051800 | 36 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1052400 | 48 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1050200 | 4 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FQN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQNG180 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 180QFN EP - Trays |
| M1AFS250-FQNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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