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參數(shù)資料
| 型號： | M1AFS250-FQN180 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBCC180 |
| 封裝： | 0.50 MM PITCH, QFN-180 |
| 文件頁數(shù)： | 67/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FQN180 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
2- 143
5 V Input Tolerance
I/Os can support 5 V input tolerance when LVTTL 3.3 V, LVCMOS 3.3 V, LVCMOS 2.5 V / 5 V, and
LVCMOS 2.5 V configurations are used (see Table 2-74 on page 2-146 for more details). There are
four recommended solutions (see Figure 2-95 to Figure 2-98 on page 2-146 for details of board and
macro setups) to achieve 5 V receiver tolerance. All the solutions meet a common requirement of
limiting the voltage at the input to 3.6 V or less. In fact, the I/O absolute maximum voltage rating is
3.6 V, and any voltage above 3.6 V may cause long-term gate oxide failures.
Solution 1
The board-level design needs to ensure that the reflected waveform at the pad does not exceed
the limits provided in Table 3-4 on page 3-4. This is a long-term reliability requirement.
This scheme will also work for a 3.3 V PCI / PCI-X configuration, but the internal diode should not
be used for clamping, and the voltage must be limited by the two external resistors, as explained
below. Relying on the diode clamping would create an excessive pad DC voltage of 3.3 V + 0.7 V =
4 V.
The following are some examples of possible resistor values (based on a simplified simulation
model with no line effects and 10
Ω transmitter output resistance, where Rtx_out_high = (V
CCI –
VOH)/IOH, Rtx_out_low = VOL /IOL).
Example 1 (high speed, high current):
Rtx_out_high = Rtx_out_low = 10
Ω
R1 = 36
Ω (±5%), P(r1)min = 0.069 Ω
R2 = 82
Ω (±5%), P(r2)min = 0.158 Ω
Imax_tx = 5.5 V / (82 * 0.95 + 36 * 0.95 + 10) = 45.04 mA
tRISE =tFALL = 0.85 ns at C_pad_load = 10 pF (includes up to 25% safety margin)
tRISE =tFALL = 4 ns at C_pad_load = 50 pF (includes up to 25% safety margin)
Example 2 (low–medium speed, medium current):
Rtx_out_high = Rtx_out_low = 10
Ω
R1 = 220
Ω (±5%), P(r1)min = 0.018 Ω
R2 = 390
Ω (±5%), P(r2)min = 0.032 Ω
Imax_tx = 5.5 V / (220 * 0.95 + 390 * 0.95 + 10) = 9.17 mA
tRISE =tFALL = 4 ns at C_pad_load = 10 pF (includes up to 25% safety margin)
tRISE =tFALL = 20 ns at C_pad_load = 50 pF (includes up to 25% safety margin)
Other values of resistors are also allowed as long as the resistors are sized appropriately to limit the
voltage at the receiving end to 2.5 V < Vin(rx) < 3.6 V when the transmitter sends a logic 1. This
range of Vin_dc(rx) must be assured for any combination of transmitter supply (5 V ± 0.5 V),
transmitter output resistance, and board resistor tolerances.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
| M20-1051700 | 34 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1051800 | 36 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1052400 | 48 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
| M20-1050200 | 4 CONTACT(S), FEMALE, TWO PART BOARD CONNECTOR, CRIMP, SOCKET |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FQN256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQN256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FQNG180 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 180QFN EP - Trays |
| M1AFS250-FQNG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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