參數資料
型號： MB81V17805A-70L
廠商： Fujitsu Limited
英文描述： CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級頁面存取模式動態(tài)RAM)
中文描述： 的CMOS 200萬× 8位超頁模式動態(tài)RAM的CMOS（200萬× 8位超級頁面存取模式動態(tài)內存）
文件頁數： 15/30頁
文件大?。?/td> 604K
代理商： MB81V17805A-70L
15
MB81V17805A-60/-60L/-70/-70L
t
RC
t
RAS
t
RCD
t
ASR
t
CAH
t
RCS
t
DZC
Invalid Data
t
RP
t
ASC
t
RAH
t
CWL
t
WP
t
DS
t
DH
t
OED
t
DZO
t
OEH
t
WCH
t
RWL
t
ON
t
ON
t
CSH
t
CAS
t
RSH
t
AR
t
CRP
t
OEZ
DESCRIPTION
In the delayed write cycle, t
WCS
is not satisfied; thus, the data on the DQ pins are latched with the falling edge of WE and written
into memory. The Output Enable (OE) signal must be changed from Low to High before WE goes Low (t
OED
+ t
T
+ t
DS
).
Fig. 7 – DELAYED WRITE CYCLE (OE CONTROLLED)
ROW
ADD
COL
ADD
HIGH-Z
HIGH-Z
VALID
DATA IN
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
CAS
WE
DQ
(Output)
A
0
to A
10
V
IH
V
IL
DQ
(Input)
V
IH
V
IL
OE
HIGH-Z
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H”
→
“L” or “L”
→
“H” transition (Address and DQ)
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PDF描述
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