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參數(shù)資料
| 型號(hào)： | MB89P965PFV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁(yè)數(shù)： | 172/278頁(yè) |
| 文件大?。?/td> | 1847K |
| 代理商： | MB89P965PFV |
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MB89960 series
CHAPTER 12 I2C Interface
231
12
12.6 Notes on Using the I2C Interface
This section lists points to note when using the I2C interface.
s Notes on Using the I2C Interface
q Notes on setting the I2C interface registers.
The I2C interface has to be enabled (ICCR: EN) before writing to any I2C interface
registers.
Setting the Master Slave Select bit (IBCR: MSS) will start the transmition.
q Notes on setting the shift clock frequency.
The m, n, and DMBP value has to be determined to calculate the shift clock
frequency, according to the Fsck equation in Table 12.3.3.
The DMBP bit cannot be selected if m is selected 5 (ICCR : CS4=CS3=0) and n is
selected 8 ( ICCR: CS2=CS1=CS0). Any other combination is accpetable.
q Notes on noise cancelling circuit of pin P44/SDA and P45/SCL.
The noise cancelling circuit for pin P44/SDA and P45/SCL will be disabled when
ICCR:DMBP is written “1” in MB89PV960. In all other case, it will be enabled.
q Notes on priority setting when next byte transfer, START condition and STOP condition
are occurred simultaneously.
Next byte transfer and STOP condition are occurred simultaneously
When the IBCR: INT is cleared and IBCR: MSS is written “0”, MSS bit has higher
priority and STOP condition is generated.
Next byte transfer and START condition are occurred simultaneously
When the IBCR: INT is cleared and IBCR: SCC is written “1”, SCC bit has higher
priority and START condition is generated.
q Notes on setting by software
Do not generate repeated START condition (IBCR: SCC = “1”) and select slave mode
(IBCR: MSS = “0”) simultaneously.
Interrupt processing cannot return if the interrupt request flag bit (IBCR: BER / IBCR:
INT) is “1” and the interrupt request enable bit is enabled (IBCR: BEIE = “1” / IBCR:
INTE = “1” respectively). Always clear the IBCR: BER / IBCR: INT bit.
When the I2C is disabled (ICCR: EN = “0”), all bits in bus status register IBSR and bus
control register IBCR (except bus error BER and bus error enable BEIE bit) is cleared.
q Input buffer select
Be sure to select the appropriate input buffer characteristics using the IBS bits in ICCR
before normal operation. “0” for System Management Bus and “1” for I2C.
q Unknown output during reset
The P44/SDA and P45/SCL pin may output unknown value during reset.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB89F202RAPFV-GE1 | 8-BIT, FLASH, 12.5 MHz, MICROCONTROLLER, PDSO34 |
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| MB89F202-PSH | 8-BIT, FLASH, 12.5 MHz, MICROCONTROLLER, PDIP32 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MB89P985PFV-101 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:8-bit Proprietary Microcontroller |
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