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參數(shù)資料
| 型號： | MB89P965PFV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 8/278頁 |
| 文件大小： | 1847K |
| 代理商： | MB89P965PFV |
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MB89960 series
CHAPTER 4 I/O Ports
83
4
4.3 Port 2
4.3.2 Operation of Port 2
This section describes the operation of port 2.
s Operation of Port 2
q Operation as an output-only port
Writing data to the PDR2 register stores the data in the output latch and outputs the
data to the pin via the output buffer.
Reading the PDR2 register always returns the output latch data.
q Operation at reset
Resetting the CPU forcibly sets the buffer to “OFF” and sets the pins to high impedance. At the
time when the CPU reads the mode data (00H) from internal ROM as part of the reset operation,
output is enabled and the output ports output the “L” level.
Note: A reset initializes the PDR2 register bits to all “0”s so that the pins output the “L” level.
q Operation in stop mode
The output buffer is forcibly set to “OFF” and the pins go to high impedance if the pin state
specification bit in the standby control register (STBC: SPL) is “1” when the device changes to
stop mode.
Table 4.3.2 lists the port 2 pin states.
SPL: Pin state specification bit in the standby control register (STBC: SPL)
MOD0, MOD1: Mode pins
Hi-z: High impedance
Note: The pull-up resistor is not available for port 2.
Table 4.3.2 Port 2 Pin States
Pin
Normal Mode, Sleep Mode,
Stop Mode (SPL=0)
Stop Mode
(SPL=1)
Reset
(MOD0, MOD1 = VSS, VSS)
P20 - P27
Output-only port
Hi-z
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MB89F202-PSH | 8-BIT, FLASH, 12.5 MHz, MICROCONTROLLER, PDIP32 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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