參數(shù)資料
型號： MC3S12XEP100F1CAGR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP144
封裝： LQFP-144
文件頁數(shù)： 1079/1324頁
文件大小： 8453K
代理商： MC3S12XEP100F1CAGR
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Chapter 21 Serial Peripheral Interface (S12SPIV5)
MC9S12XE-Family Reference Manual , Rev. 1.21
778
Freescale Semiconductor
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
When the third edge occurs, the value previously latched from the serial data input pin is shifted into the
LSB or MSB of the SPI shift register, depending on LSBFE bit. After this edge, the next bit of the master
data is coupled out of the serial data output pin of the master to the serial input pin on the slave.
This process continues for a total of n1 edges on the SCK line with data being latched on even numbered
edges and shifting taking place on odd numbered edges.
Data reception is double buffered, data is serially shifted into the SPI shift register during the transfer and
is transferred to the parallel SPI data register after the last bit is shifted in.
After 2n1 SCK edges:
Data that was previously in the SPI data register of the master is now in the data register of the
slave, and data that was in the data register of the slave is in the master.
The SPIF ag bit in SPISR is set indicating that the transfer is complete.
Figure 21-14 shows two clocking variations for CPHA = 1. The diagram may be interpreted as a master or
slave timing diagram because the SCK, MISO, and MOSI pins are connected directly between the master
and the slave. The MISO signal is the output from the slave, and the MOSI signal is the output from the
master. The SS line is the slave select input to the slave. The SS pin of the master must be either high or
recongured as a general-purpose output not affecting the SPI.
Figure 21-14. SPI Clock Format 1 (CPHA = 1), with 8-Bit Transfer Width selected (XFRW = 0)
tL
tT
for tT, tl, tL
Minimum 1/2 SCK
tI
tL
If
ne
xt
tr
ansf
er
begins
here
Begin
End
SCK (CPOL = 0)
SAMPLE I
CHANGE O
SEL SS (O)
Transfer
SCK (CPOL = 1)
MSB rst (LSBFE = 0):
LSB rst (LSBFE = 1):
MSB
LSB
MSB
Bit 5
Bit 2
Bit 6
Bit 1
Bit 4
Bit 3
Bit 4
Bit 2
Bit 5
Bit 1
Bit 6
CHANGE O
SEL SS (I)
MOSI pin
MISO pin
Master only
MOSI/MISO
tL = Minimum leading time before the rst SCK edge, not required for back-to-back transfers
tT = Minimum trailing time after the last SCK edge
tI = Minimum idling time between transfers (minimum SS high time), not required for back-to-back transfers
1
2
34
56
78
9
10
11
12
13 14
15
16
SCK Edge Number
End of Idle State
Begin of Idle State
相關PDF資料
PDF描述
MC9S12XEP100F1VAL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC3S12XEP100F1CAL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC9S12XEP100F1CALR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC9S12XEP100F1VAAR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
MC9S12XEP100J1CAA 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
相關代理商/技術參數(shù)
參數(shù)描述
MC3S12XEP100F1CALR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100F1CVLR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100F1MAAR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100F1MAGR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
MC3S12XEP100F1MALR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers
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