參數(shù)資料
型號(hào)： MC3S12XEP100F1CAGR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP144
封裝： LQFP-144
文件頁(yè)數(shù)： 489/1324頁(yè)
文件大?。?/td> 8453K
代理商： MC3S12XEP100F1CAGR
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Chapter 5 External Bus Interface (S12XEBIV4)
MC9S12XE-Family Reference Manual , Rev. 1.21
246
Freescale Semiconductor
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
This register controls input pin threshold level and determines the external address and data bus sizes in
normal expanded mode. If not in use with the external bus interface, the related pins can be used for
alternative functions.
External bus is available as programmed in normal expanded mode and always full-sized in emulation
modes and special test mode; function not available in single-chip modes.
Table 5-3. EBICTL0 Field Descriptions
Field
Description
7
ITHRS
Reduced Input Threshold — This bit selects reduced input threshold on external data bus pins and specic
control input signals which are in use with the external bus interface in order to adapt to external devices with a
3.3 V, 5 V tolerant I/O.
The reduced input threshold level takes effect depending on ITHRS, the operating mode and the related enable
signals of the EBI pin function as summarized in Table 5-4.
0 Input threshold is at standard level on all pins
1 Reduced input threshold level enabled on pins in use with the external bus interface
5
HDBE
High Data Byte Enable — This bit enables the higher half of the 16-bit data bus. If disabled, only the lower 8-
bit data bus can be used with the external bus interface. In this case the unused data pins and the data select
signals (UDS and LDS) are free to be used for alternative functions.
0 DATA[15:8], UDS, and LDS disabled
1 DATA[15:8], UDS, and LDS enabled
4–0
ASIZ[4:0]
External Address Bus Size — These bits allow scalability of the external address bus. The programmed value
corresponds to the number of available low-aligned address lines (refer to Table 5-5). All address lines
ADDR[22:0] start up as outputs after reset in expanded modes. This needs to be taken into consideration when
using alternative functions on relevant pins in applications which utilize a reduced external address bus.
Table 5-4. Input Threshold Levels on External Signals
ITHRS
External Signal
NS
SS
NX
ES
EX
ST
0
DATA[15:8]
TAGHI, TAGLO
Standard
Reduced
Standard
DATA[7:0]
EWAIT
Standard
1
DATA[15:8]
TAGHI, TAGLO
Standard
Reduced
if HDBE = 1
Reduced
DATA[7:0]
Reduced
EWAIT
Reduced
if EWAIT
enabled(1)
1. EWAIT function is enabled if at least one CSx line is congured respectively in MMCCTL0. Refer to S12X_MMC section and
Standard
Reduced
if EWAIT
enabled1
Standard
Table 5-5. External Address Bus Size
ASIZ[4:0]
Available External Address Lines
00000
None
00001
UDS
00010
ADDR1, UDS
相關(guān)PDF資料
PDF描述
MC9S12XEP100F1VAL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC3S12XEP100F1CAL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC9S12XEP100F1CALR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP112
MC9S12XEP100F1VAAR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
MC9S12XEP100J1CAA 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
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