參數(shù)資料
型號(hào)： MC68EN360FE25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： AC 4C 4#12 PIN PLUG 023
中文描述： 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240
封裝： CERAMIC, QFP-240
文件頁(yè)數(shù)： 364/962頁(yè)
文件大小： 2817K
代理商： MC68EN360FE25
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IDMA Channels
7-40
MC68360 USER’S MANUAL
MOTOROLA
interrupts, the IDMA may not be able to take its 128 clock allotment in a single burst. If, for
whatever reason, the IDMA is not able to take its full 128 clock allotment in a 1024 clock
cycle period, the IDMA is still only granted a 128 clock allotment in the next 1024 clock cycle
period.
7.6.4.4.3 External Burst Mode.
For external devices requiring very high data transfer
rates, the external burst mode allows the IDMA to use all of the bus bandwidth to service the
device (see Figure 7-10). In the burst mode, the DREQx input to the IDMA is level-sensitive
and is sampled at falling edges of the clock to determine when a valid request is asserted
by the device. The device requests service by asserting DREQx and leaving it asserted. In
response, the IDMA begins to arbitrate for the system bus. If DREQx is negated prior to the
IDMA winning the bus, the IDMA will cease requesting the bus. If DREQx is negated long
enough for the IDMA to win the bus, cycles will continue as long as DREQx is asserted and
no higher priority bus master or interrupt occurs.
Figure 7-10. External Burst Requests;
Each time the IDMA issues a bus cycle to either read or write the device, the IDMA will out-
put the DACKx signal. The device is either the source or destination of the transfers, as
AS
(OUTPUT)
DSACKx
(I/O)
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
S2
S4
DREQx
(INPUT)
DACKx
(OUTPUT)
IDMA WRITE
OTHER CYCLE
NOTES:
1. This example assumes dual address mode. In single address mode, the DREQx sample points would occur
in every IDMA cycle.
2. This example assumes SRM = 1 in the CMR. If SRM = 0, DREQx would have to be asserted and negated one
clock earlier that what is shown to allow it to be internally synchronized by the IDMA before it is used.
Alternatively, the timing shown would be correct for the SRM = 0 case if a wait state were included (between
S3 and S4) in all cycles shown above.
CLKO1
IDMA READ
IDMA WRITE
IDMA READ
DREQ SAMPLED
LOW
STOP
BURST
ECO = 1; PERIPHERAL IS READ.
DREQx
(INPUT)
DACKx
(OUTPUT)
DREQ SAMPLED
LOW
STOP
BURST
ECO = 0; PERIPHERAL IS WRITTEN.
CONTINUE
BURST
CONTINUE
BURST
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