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參數(shù)資料
| 型號(hào)： | MC68HC08GT16 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 8-bit microcontroller(8位MCU) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 100/292頁 |
| 文件大小： | 3759K |
| 代理商： | MC68HC08GT16 |
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Internal Clock Generator (ICG) Module)
MC68HC908GT16 MC68HC908GT8 MC68HC08GT16 Data Sheet, Rev. 5.0
100
Freescale Semiconductor
7.7.3 ICG Trim Register
TRIM7:TRIM0 — ICG Trim Factor Bits
These read/write bits change the size of the internal capacitor used by the internal clock generator. By
testing the frequency of the internal clock and incrementing or decrementing this factor accordingly,
the accuracy of the internal clock can be improved to
±
2 percent. Incrementing this register by one
decreases the frequency by 0.195 percent of the unadjusted value. Decrementing this register by one
increases the frequency by 0.195 percent. This register cannot be written when the CMON bit is set.
Reset sets these bits to $80, centering the range of possible adjustment.
7.7.4 ICG DCO Divider Register
DDIV3:DDIV0 — ICG DCO Divider Control Bits
These bits indicate the number of divide-by-twos (DDIV) that follow the digitally controlled oscillator.
When ICGON is set, DDIV is controlled by the digital loop filter. The range of valid values for DDIV is
from $0 to $9. Values of $A through $F are interpreted the same as $9. Since the DCO is active during
reset, reset has no effect on DSTG and the value may vary.
7.7.5 ICG DCO Stage Register
DSTG7:DSTG0 — ICG DCO Stage Control Bits
These bits indicate the number of stages (above the minimum) in the digitally controlled oscillator. The
total number of stages is approximately equal to $1FF, so changing DSTG from $00 to $FF will
approximately double the period. Incrementing DSTG will increase the period (decrease the
frequency) by 0.202 percent to 0.368 percent (decrementing has the opposite effect). DSTG cannot
be written when ICGON is set to prevent inadvertent frequency shifting. When ICGON is set, DSTG is
controlled by the digital loop filter. Since the DCO is active during reset, reset has no effect on DSTG
and the value may vary.
Address: $0038
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Write:
Reset:
TRIM7
TRIM6
TRIM5
TRIM4
TRIM3
TRIM2
TRIM1
TRIM0
1
0
0
0
0
0
0
0
Figure 7-14. ICG Trim Register (ICGTR)
Address: $0039
Bit 7
6
5
4
3
2
1
Bit 0
DDIV0
Read:
Write:
Reset:
DDIV3
DDIV2
DDIV1
0
0
0
0
U
U
U
U
= Unimplemented
U = Unaffected
Figure 7-15. ICG DCO Divider Control Register (ICGDVR)
Address: $003A
Bit 7
DSTG7
R
6
5
4
3
2
1
Bit 0
DSTG0
R
Read:
Write:
Reset:
DSTG6
R
DSTG5
R
DSTG4
R
Unaffected by reset
DSTG3
R
DSTG2
R
DSTG1
R
R
= Reserved
Figure 7-16. ICG DCO Stage Control Register (ICGDSR)
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PDF描述 |
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