參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類(lèi)： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 126/512頁(yè)
文件大小： 4071K
代理商： MC68HC11A8
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MOTOROLA
5-14
RESETS AND INTERRUPTS
M68HC11
REFERENCE MANUAL
1 = Special mode variation in effect
0 = Normal mode variation in effect
MDA — Mode A Select
Can be written only while SMOD equals one
1 = Normal expanded or special test mode in effect
0 = Normal single-chip or special bootstrap mode in effect
IRV — Internal Read Visibility
Can be written only while SMOD equals one; forced to zero if SMOD equals zero
1 = Data driven onto external bus during internal reads
0 = Data from internal reads not visible on expansion bus (levels on bus ignored)
The IRV control bit is used during factory testing and sometimes during emulation to
allow internal read accesses to be visible on the external data bus. Care is required to
avoid data bus contention while IRV is active because the bidirectional data bus is driv-
en out during reads of internal addresses, even though the R/W line suggests the data
bus is in the high-impedance read mode. In normal modes, this function is disabled;
thus, complex decode logic is not required to protect against accidental bus conflicts.
PSEL[3:0] — Priority Select Bits 3:0
Can be written only while I bit in CCR equals one. These four bits allow any one
maskable interrupt source to be elevated to the highest priority position. Non-
maskable interrupts still take priority over all maskable interrupts. The following table
shows the relationship between the PSEL[3:0] bit values and the interrupt source that
is promoted. The priority can only be changed while interrupts are masked (I bit in CCR
= 1) to avoid race conditions.
Table 5-4 Highest Priority 1 Interrupt vs. PSEL[3:0]
Figure 5-2
,
Figure 5-4
, and
Figure 5-6
illustrate the interrupt process as it relates to
PSEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
PSEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
PSEL1
0
0
1
1
0
0
1
1
0
1
1
1
0
0
1
1
PSEL0
0
1
0
1
0
1
0
1
0
0
0
1
0
1
0
1
Interrupt Source Promoted
Timer Overflow
Pulse Accumulator Overflow
Pulse, Accumulator Input Edge
SPI Transfer Complete
SCI Serial System
Reserved (Default to IRQ)
IRQ (External Pin or Parallel I/O)
Real-Time Interrupt
Timer Input Capture 1
Timer Input Capture 2
Timer Input Capture 3
Timer Output Compare 1
Timer Output Compare 2
Timer Output Compare 3
Timer Output Compare 4
Timer Output Compare 5
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PDF描述
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