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參數(shù)資料
| 型號： | MC68HC11A8 |
| 廠商： | Motorola, Inc. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Microcontroller(8位微控制器) |
| 中文描述： | 8位微控制器（8位微控制器） |
| 文件頁數(shù)： | 210/512頁 |
| 文件大?。?/td> | 4071K |
| 代理商： | MC68HC11A8 |
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MOTOROLA
8-2
SYNCHRONOUS SERIAL PERIPHERAL INTERFACE
M68HC11
REFERENCE MANUAL
cant effect on the transfer format. The clock phase (CPHA) control bit selects one of
two fundamentally different transfer formats. The clock phase and polarity should be
identical for the master SPI device and the communicating slave device. In some cas-
es, the phase and polarity are changed between transfers to allow a master device to
communicate with peripheral slaves having different requirements. The flexibility of the
SPI system on the MC68HC11A8 allows direct interface to almost any existing syn-
chronous serial peripheral.
8.1.2 CPHA Equals Zero Transfer Format
Figure 8-1
is a timing diagram of an SPI transfer where CPHA is zero. Two waveforms
are shown for SCK: one for CPOL equals zero and another for CPOL equals one. The
diagram may be interpreted as a master or slave timing diagram since the SCK, mas-
ter in/slave out (MISO), and master out/slave in (MOSI) pins are directly connected be-
tween the master and the slave. The MISO signal is the output from the slave, and the
MOSI signal is the output from the master. The SS line is the slave select input to the
slave; the SS pin of the master is not shown but is assumed to be inactive. The SS pin
of the master must be high or must be reconfigured as a general-purpose output not
affecting the SPI. This timing diagram functionally depicts how a transfer takes place;
it should not be used as a replacement for data-sheet parametric information.
Figure 8-1 CPHA Equals Zero SPI Transfer Format
8.1.3 CPHA Equals One Transfer Format
Figure 8-2
is a timing diagram of an SPI transfer where CPHA is one. Two waveforms
are shown for SCK: one for CPOL equals zero and another for CPOL equals one. The
diagram may be interpreted as a master or slave timing diagram since the SCK, MISO,
and MOSI pins are directly connected between the master and the slave. The MISO
signal is the output from the slave, and the MOSI signal is the output from the master.
The SS line is the slave select input to the slave; the SS pin of the master is not shown
but is assumed to be inactive. The SS pin of the master must be high or must be re-
configured as a general-purpose output not affecting the SPI. This timing diagram
functionally illustrates how a transfer takes place; it should not be used as a replace-
ment for data-sheet parametric information.
MSB
6
5
4
3
2
1
LSB
*
6
5
4
3
2
1
LSB
Not defined but normally MSB of character just received.
2
3
4
5
6
7
8
1
MSB
MISO
(FROM SLAVE)
MOSI
(FROM MASTER)
SCK (CPOL=1)
SCK (CPOL=0)
SCK CYCLE #
(FOR REFERENCE)
SS (TO SLAVE)
*
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68HC11E32 | 8-Bit Microcontroller(8位微控制器) |
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參數(shù)描述 |
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| MC68HC11A8BCP2 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Single-Chip Microcontroller |
| MC68HC11A8BMP2 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Single-Chip Microcontroller |
| MC68HC11A8BVP2 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Single-Chip Microcontroller |
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