參數(shù)資料
型號(hào)： MC68HC11A8
廠商： Motorola, Inc.
元件分類： 8位微控制器
英文描述： 8-Bit Microcontroller(8位微控制器)
中文描述： 8位微控制器（8位微控制器）
文件頁(yè)數(shù)： 256/512頁(yè)
文件大?。?/td> 4071K
代理商： MC68HC11A8
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MOTOROLA
9-26
ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE
M68HC11
REFERENCE MANUAL
the three logic-one samples leading to start-bit qualification are forced into the high-
speed shift register. This procedure is analogous to pretending the stop bit of the mis-
framed character was really a logic one. The forced logic-one samples are positioned
at RT14, RT15, and RT16 of the perceived stop bit in an attempt to permit normal re-
ception to proceed. If the samples were not forced to ones, the subsequent start bit
could be missed. A break is detected when a framing error occurs and the data char-
acter associated with it is all zeros. In the case of a break detect, the artificial start edge
is not forced.
From an understanding of how character alignment is achieved and where the logic
sense of a bit time is sampled, it is possible to calculate the worst-case baud-rate mis-
match that can be tolerated between two SCI devices. In this worst-case analysis, no
one-to-zero transitions are assumed to occur within the character to cause realign-
ment. The noise cases discussed previously are ignored because they do not apply to
normal reception. In the case of baud-rate mismatch, the data sampling technique
may be unable to recover correct data in the presence of gross noise.
9.4.2 Worst-Case Baud-Rate Mismatch
Two cases must be considered and each of these cases must be modified for normal
8-bit data format and optional 9-bit data format. In the first case, a too-slow transmitting
device sends characters to this SCI receiver. In the second case, a too-fast transmit-
ting device is operating above the ideal baud rate. When the accumulated bit-time
alignment error causes more than one of the three data samples for the stop bit time
to fall outside the actual stop bit time, an error has occurred. In both cases, assume
the receiver is operating at the ideal baud rate for reference, which should provide the
basis for any worst-case baud-rate analysis. For most users, the amount of mismatch
that can be tolerated is much more than the amount that is ever likely to be encoun-
tered.
Figure 9-11
(a) shows a worst-case slow signal on RxD relative to the RT clock states
of the 16 x receiver RT clock. The alignment of the falling edge of start bit [1] in
Figure
9-11
(a) and [3] in
Figure 9-11
(b) shows the uncertainty resulting from the resolution
of the RT clock. Only two out of the three data samples for the stop bit fall within actual
stop bit [2]. Majority sampling can still correctly detect the stop-bit value of one, even
if the MSB had been a zero. Of course, this worst-case analysis is not considering oth-
er errors or noise.
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