參數(shù)資料
型號(hào)： MC68HC12BE32
廠商： Motorola, Inc.
英文描述： 16-bit Microcontroller Units (MCUs)(16位微控制器)
中文描述： 16位微控制器單元（MCU）（16位微控制器）
文件頁數(shù)： 313/422頁
文件大?。?/td> 3775K
代理商： MC68HC12BE32
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Byte Data Link Communications (BDLC)
BDLC MUX Interface
MC68HC912B32 MC68HC12BE32 — Rev. 3.0
Advance Information
MOTOROLA
Byte Data Link Communications (BDLC)
313
Figure 15-3. BDLC Rx Digital Filter Block Diagram
15.8.1.1 Operation
The clock for the digital filter is provided by the MUX interface clock (see
f
BDLC
parameter in
Table 15-2
). At each positive edge of the clock
signal,thecurrentstateofthereceiverphysicalinterface(BDRxD)signal
is sampled. The BDRxD signal state is used to determine whether the
counter should increment or decrement at the next negative edge of the
clock signal.
The counter increments if the input data sample is high but decrements
if the input sample is low. Therefore, the counter progresses either up
toward 15 if, on average, the BDRxD signal remains high or progresses
down toward 0 if, on average, the BDRxD signal remains low.
When the counter eventually reaches the value 15, the digital filter
decides that the condition of the BDRxD signal is at a stable logic level 1
and the data latch is set, causing the filtered Rx data signal to become a
logiclevel1.Furthermore,thecounterispreventedfromoverflowingand
can be decremented only from this state.
Alternatively, should the counter eventually reach the value 0, the digital
filter decides that the condition of the BDRxD signal is at a stable logic
level 0 and the data latch is reset, causing the filtered Rx data signal to
become a logic level 0. Furthermore, the counter is prevented from
underflowing and can be incremented only from this state.
4-BIT UP/DOWN COUNTER
DATA
LATCH
UP/DOWN
OUT
FILTERED
RX DATA OUT
MUX
INPUT
SYNC
D
Q
RX DATA
FROM
PHYSICAL
INTERFACE
(BDRxD)
CLOCK
D
Q
INTERFACE
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