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參數(shù)資料
| 型號(hào)： | MC68HC16S2CPU20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 20.97 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁(yè)數(shù)： | 4/104頁(yè) |
| 文件大小： | 640K |
| 代理商： | MC68HC16S2CPU20 |
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MC68HC16S2
MOTOROLA
MC68HC16S2TS/D
101
NOTES:
1. All AC timing is shown with respect to 20% VDD and 70% VDD levels unless otherwise noted.
2. When previous bus cycle is not an ECLK cycle, the address may be valid before ECLK goes low.
3. Address access time = tEcyc – tEAD – tEDSR.
4. Chip select access time = tEcyc – tECSD – tEDSR.
Table 51 25.17 MHz ECLK Bus Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
± 5%, V
SS
= 0 Vdc, T
A
= T
L
to T
H)
1
Num
Characteristic
Symbol
Min
Max
Unit
E1
ECLK Low to Address Valid2
tEAD
—40
ns
E2
ECLK Low to Address Hold
tEAH
10
—
ns
E3
ECLK Low to CS Valid (CS Delay)
tECSD
—
100
ns
E4
ECLK Low to CS Hold
tECSH
10
—
ns
E5
CS Negated Width
tECSN
20
—
ns
E6
Read Data Setup Time
tEDSR
25
—
ns
E7
Read Data Hold Time
tEDHR
5—
ns
E8
ECLK Low to Data High Impedance
tEDHZ
—40
ns
E9
CS Negated to Data Hold (Read)
tECDH
0—
ns
E10
CS Negated to Data High Impedance
tECDZ
—1
tcyc
E11
ECLK Low to Data Valid (Write)
tEDDW
—2
tcyc
E12
ECLK Low to Data Hold (Write)
tEDHW
5—
ns
E13
Address Access Time (Read)3
tEACC
255
—
ns
E14
Chip-Select Access Time (Read)4
tEACS
195
—
ns
E15
Address Setup Time
tEAS
—
1/2
tcyc
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