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參數(shù)資料
| 型號： | MC9S08DV96CLL |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 158/458頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 96K FLASH 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 87 |
| 程序存儲器容量： | 96KB（96K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤 |
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Chapter 11 Inter-Integrated Circuit (S08IICV2)
MC9S08DZ128 Series Data Sheet, Rev. 1
240
Freescale Semiconductor
11.3.3
IIC Control Register (IICxC1)
76543210
R
IICEN
IICIE
MST
TX
TXAK
000
W
RSTA
Reset
00000000
= Unimplemented or Reserved
Figure 11-5. IIC Control Register (IICxC1)
Table 11-6. IICxC1 Field Descriptions
Field
Description
7
IICEN
IIC Enable. The IICEN bit determines whether the IIC module is enabled.
0 IIC is not enabled
1 IIC is enabled
6
IICIE
IIC Interrupt Enable. The IICIE bit determines whether an IIC interrupt is requested.
0 IIC interrupt request not enabled
1 IIC interrupt request enabled
5
MST
Master Mode Select. The MST bit changes from a 0 to a 1 when a start signal is generated on the bus and
master mode is selected. When this bit changes from a 1 to a 0 a stop signal is generated and the mode of
operation changes from master to slave.
0 Slave mode
1 Master mode
4
TX
Transmit Mode Select. The TX bit selects the direction of master and slave transfers. In master mode, this bit
should be set according to the type of transfer required. Therefore, for address cycles, this bit is always high.
When addressed as a slave, this bit should be set by software according to the SRW bit in the status register.
0 Receive
1 Transmit
3
TXAK
Transmit Acknowledge Enable. This bit species the value driven onto the SDA during data acknowledge
cycles for master and slave receivers.
0 An acknowledge signal is sent out to the bus after receiving one data byte
1 No acknowledge signal response is sent
2
RSTA
Repeat start. Writing a 1 to this bit generates a repeated start condition provided it is the current master. This
bit is always read as cleared. Attempting a repeat at the wrong time results in loss of arbitration.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S08DV96CLH | MCU 8BIT 96K FLASH 64-LQFP |
| MC9S08DV96CLF | MCU 8BIT 96K FLASH 48-LQFP |
| MC9S08DV32VLC | MCU 8BIT 32K FLASH 32-LQFP |
| MC9S08DV32AVLC | MCU 8BIT 32K FLASH 32-LQFP |
| MC9S08DV16VLC | MCU 8BIT 16K FLASH 32-LQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC9S08DV96F2CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2CLL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2MLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2MLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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