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參數(shù)資料
| 型號(hào)： | MC9S08DV96CLL |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 93/458頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 8BIT 96K FLASH 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | CAN，I²C，LIN，SCI，SPI |
| 外圍設(shè)備： | LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 87 |
| 程序存儲(chǔ)器容量： | 96KB（96K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 24x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 包裝： | 托盤 |
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Chapter 8 Multi-Purpose Clock Generator (S08MCGV2)
MC9S08DZ128 Series Data Sheet, Rev. 1
182
Freescale Semiconductor
BDM mode is not active
In bypassed low power external mode, the MCGOUT clock is derived from the external reference clock.
The external reference clock which is enabled can be an external crystal/resonator or it can be another
external clock source.
The PLL and the FLL are disabled at all times in BLPE mode and the MCGLCLK will not be available
for BDC communications. If the BDM becomes active the mode will switch to one of the bypassed
external modes as determined by the state of the PLLS bit.
In this mode, the DRST bit reads 0 regardless of whether the DRS bit is set to 1 or 0.
8.4.1.9
Stop
Stop mode is entered whenever the MCU enters a STOP state. In this mode, the FLL and PLL are disabled
and all MCG clock signals are static except in the following cases:
MCGIRCLK will be active in stop mode when all the following conditions occur:
IRCLKEN = 1
IREFSTEN = 1
MCGERCLK will be active in stop mode when all the following conditions occur:
ERCLKEN = 1
EREFSTEN = 1
8.4.2
Mode Switching
The IREFS bit can be changed at anytime, but the actual switch to the newly selected clock is shown by
the IREFST bit. When switching between engaged internal and engaged external modes, the FLL or PLL
will begin locking again after the switch is completed.
For the special case of entering stop mode immediately after switching to FBE mode, if the external clock
and the internal clock are disabled in stop mode, (EREFSTEN = 0 and IREFSTEN = 0), it is necessary to
allow 100us after the IREFST bit is cleared to allow the internal reference to shutdown. For most cases the
delay due to instruction execution times will be sufcient.
The CLKS bits can also be changed at anytime, but the actual switch to the newly selected clock is shown
by the CLKST bits. If the newly selected clock is not available, the previous clock will remain selected.
The DRS bits can be changed at anytime except when LP bit is 1. If the DRS bits are changed while in
FLL engaged internal (FEI) or FLL engaged external (FEE), the bus clock remains at the previous DCO
range until the new DCO starts. When the new DCO starts the bus clock switches to it. After switching to
the new DCO the FLL remains unlocked for several reference cycles. Once the selected DCO startup time
is over, the FLL is locked. The completion of the switch is shown by the DRST bits.
For details see Figure 8-9.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S08DV96CLH | MCU 8BIT 96K FLASH 64-LQFP |
| MC9S08DV96CLF | MCU 8BIT 96K FLASH 48-LQFP |
| MC9S08DV32VLC | MCU 8BIT 32K FLASH 32-LQFP |
| MC9S08DV32AVLC | MCU 8BIT 32K FLASH 32-LQFP |
| MC9S08DV16VLC | MCU 8BIT 16K FLASH 32-LQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC9S08DV96F2CLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2CLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2CLL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2MLF | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
| MC9S08DV96F2MLH | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontrollers |
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