MCF5208 ColdFire Microprocessor Data Sheet, Rev. 3 Fr" />
參數(shù)資料
型號(hào)： MCF5208CVM166
廠商： Freescale Semiconductor
文件頁數(shù)： 29/46頁
文件大?。?/td> 0K
描述： IC MCU 32-BIT 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF520x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 166.67MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 50
程序存儲(chǔ)器類型： ROMless
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 1.4 V ~ 3.6 V
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 196-LBGA
包裝： 托盤
Electrical Characteristics
MCF5208 ColdFire Microprocessor Data Sheet, Rev. 3
Freescale Semiconductor
35
NOTE
Refer to the MCF5208 Reference Manual for more information.
5.11 I2C Input/Output Timing Specifications
Table 16 and Table 17 list specifications for the I2C input and output timing parameters.
Table 16. I2C Input Timing Specifications between I2C_SCL and I2C_SDA
Num
Characteristic
Min
Max
Unit
I1
Start condition hold time
2
—
tcyc
I2
Clock low period
8
—
tcyc
I3
I2C_SCL/I2C_SDA rise time (VIL = 0.5 V to VIH = 2.4 V)
—
1
ms
I4
Data hold time
0
—
ns
I5
I2C_SCL/I2C_SDA fall time (VIH = 2.4 V to VIL = 0.5 V)
—
1
ms
I6
Clock high time
4
—
tcyc
I7
Data setup time
0
—
ns
I8
Start condition setup time (for repeated start condition only)
2
—
tcyc
I9
Stop condition setup time
2
—
tcyc
Table 17. I2C Output Timing Specifications between I2C_SCL and I2C_SDA
Num
Characteristic
Min
Max
Unit
I11
NOTES:
1
Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the
maximum frequency (IFDR = 0x20) results in minimum output timings as shown in Table A-16. The I2C
interface is designed to scale the actual data transition time to move it to the middle of the I2C_SCL low
period. The actual position is affected by the prescale and division values programmed into the IFDR;
however, the numbers given in Table A-16 are minimum values.
Start condition hold time
6
—
tcyc
I2 1.
Clock low period
10
—
tcyc
I3 2
2
Because I2C_SCL and I2C_SDA are open-collector-type outputs, which the processor can only actively
drive low, the time I2C_SCL or I2C_SDA take to reach a high level depends on external signal
capacitance and pull-up resistor values.
I2C_SCL/I2C_SDA rise time (VIL = 0.5 V to VIH = 2.4 V)
—
s
I4 1.
Data hold time
7
—
tcyc
I5 3
3
Specified at a nominal 50-pF load.
I2C_SCL/I2C_SDA fall time (VIH = 2.4 V to VIL = 0.5 V)
—
3
ns
I6 1.
Clock high time
10
—
tcyc
I7 1.
Data setup time
2
—
tcyc
I8 1.
Start condition setup time (for repeated start condition only)
20
—
tcyc
I9 1.
Stop condition setup time
10
—
tcyc
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