- 您現在的位置：買賣IC網 > PDF目錄10946 > MCF5272VM66R2 (Freescale Semiconductor)IC MCU 32BIT 66MHZ 196-MAPBGA PDF資料下載
參數資料
| 型號： | MCF5272VM66R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 318/544頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 66MHZ 196-MAPBGA |
| 標準包裝： | 750 |
| 系列： | MCF527x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | EBI/EMI，以太網，I²C，SPI，UART/USART，USB |
| 外圍設備： | DMA，WDT |
| 輸入/輸出數： | 32 |
| 程序存儲器容量： | 16KB（4K x 32） |
| 程序存儲器類型： | ROM |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 196-LBGA |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁當前第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁第481頁第482頁第483頁第484頁第485頁第486頁第487頁第488頁第489頁第490頁第491頁第492頁第493頁第494頁第495頁第496頁第497頁第498頁第499頁第500頁第501頁第502頁第503頁第504頁第505頁第506頁第507頁第508頁第509頁第510頁第511頁第512頁第513頁第514頁第515頁第516頁第517頁第518頁第519頁第520頁第521頁第522頁第523頁第524頁第525頁第526頁第527頁第528頁第529頁第530頁第531頁第532頁第533頁第534頁第535頁第536頁第537頁第538頁第539頁第540頁第541頁第542頁第543頁第544頁
UART Modules
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
Freescale Semiconductor
16-25
The receiver detects the beginning of a break in the middle of a character if the break persists through the
next character time. If the break begins in the middle of a character, the receiver places the damaged
character in the Rx FIFO stack and sets the corresponding USRn error bits and USRn[RxRDY]. Then, if
the break lasts until the next character time, the receiver places an all-zero character into the Rx FIFO and
sets USRn[RB,RxRDY].
16.5.2.3
Transmitter FIFO
Whenever the CPU writes a character for transmission into UTB, the character is placed into the 24-byte
transmitter FIFO. UTB fills the last spot in the FIFO and holds the last character to be transmitted.
Visibility into the status of the FIFO is provided by various bits and interrupts, as shown in Table 16-16.
16.5.2.4
Receiver FIFO
The FIFO stack is used in the UART’s receiver buffer logic. The FIFO is 24 bytes deep. The receive buffer
consists of the FIFO and a receiver shift register connected to the RxD (see Figure 16-24). Data is
assembled in the receiver shift register and loaded into the top empty receiver holding register position of
the FIFO. Similar to the transmitter, several status bits and interrupts provide visibility into the status of
the FIFO.
In addition to the data byte, three status bits, parity error (PE), framing error (FE), and received break (RB),
are appended to each data character in the FIFO; OE (overrun error) is not appended. By programming the
ERR bit in the channel’s mode register (UMR1n), status is provided in character or block modes.
USRn[RxRDY] is set when at least one character is available to be read by the CPU. A read of the receiver
buffer produces an output of data from the top of the FIFO stack. After the read cycle, the data at the top
of the FIFO stack and its associated status bits are popped and the receiver shift register can add new data
at the bottom of the stack. The FIFO-full status bit (FFULL) is set if all 24 stack positions are filled with
data. Either the RxRDY or FFULL bit can be selected to cause an interrupt.
The two error modes are selected by UMR1n[ERR] as follows:
In character mode (UMR1n[ERR] = 0), status is given in the USRn for the character at the top of
the FIFO.
In block mode, the USRn shows a logical OR of all characters reaching the top of the FIFO stack
since the last RESET ERROR STATUS command. Status is updated as characters reach the top of the
FIFO stack. Block mode offers a data-reception speed advantage where the software overhead of
error-checking each character cannot be tolerated. However, errors are not detected until the check
is performed at the end of an entire message—the faulting character in the block is not identified.
Table 16-16. Transmitter FIFO Status Bits
Status Bit
Indicated Condition
Interrupt
USR[TxEMP] = 1
The transmitter FIFO and shift register are empty and a data underrun occurred.
USR[TxRDY] = 1
At least one FIFO stage is available for a character to be transmitted. If this bit is cleared, the
FIFO is full and a subsequent write to the FIFO will be ignored.
Yes
USR[FFULL] = 1
The programmed level of emptiness (UTF[TXS]) has been reached.
Yes
UTF[TXS]
Indicates the level of emptiness of the transmitter FIFO
UTF[TXB]
Indicates the number of characters, 0–24, in the transmitter FIFO
相關PDF資料 |
PDF描述 |
|---|---|
| VI-21F-CU-S | CONVERTER MOD DC/DC 72V 200W |
| VI-21D-CU-S | CONVERTER MOD DC/DC 85V 200W |
| VI-21B-CU-S | CONVERTER MOD DC/DC 95V 200W |
| VI-214-CU-S | CONVERTER MOD DC/DC 48V 200W |
| JBXER0G04FCSDSR | CONN RCPT 4POS FRONT MNT CRIMP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MCF5272VM66R2 | 制造商:Freescale Semiconductor 功能描述:Microcontroler |
| MCF5272VM66R2J | 功能描述:32位微控制器 - MCU V2CORE 4KSRAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數據總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數據 RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MCF5274CVM166 | 功能描述:微處理器 - MPU MCF5275 V2CORE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5274CVM166J | 制造商:Freescale Semiconductor 功能描述:MCF5275 V2CORE - Bulk |
| MCF5274LCVM166 | 功能描述:微處理器 - MPU MCF5275 V2CORE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
發(fā)布緊急采購，3分鐘左右您將得到回復。