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參數(shù)資料
| 型號： | MCHC908JK8CPE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 84/212頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8K FLASH 8MHZ 20-DIP |
| 標準包裝： | 18 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | SCI |
| 外圍設備： | LED，LVD，POR，PWM |
| 輸入/輸出數(shù)： | 15 |
| 程序存儲器容量： | 8KB（8K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 13x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-DIP（0.300"，7.62mm） |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 725 (CN2011-ZH PDF) |
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Computer Operating Properly (COP)
MC68HC908JL8/JK8 MC68HC08JL8/JK8 MC68HC908KL8 Data Sheet, Rev. 3.1
174
Freescale Semiconductor
The COP counter is a free-running 6-bit counter preceded by the 12-bit system integration module (SIM)
counter. If not cleared by software, the COP counter overflows and generates an asynchronous reset after
218 –24 or 213 –24 ICLK cycles; depending on the state of the COP rate select bit, COPRS, in
configuration register 1. Writing any value to location $FFFF before an overflow occurs prevents a COP
reset by clearing the COP counter and stages 12 through 5 of the SIM counter.
NOTE
Service the COP immediately after reset and before entering or after exiting
stop mode to guarantee the maximum time before the first COP counter
overflow.
A COP reset pulls the RST pin low for 32
× ICLK cycles and sets the COP bit in the reset status register
NOTE
Place COP clearing instructions in the main program and not in an interrupt
subroutine. Such an interrupt subroutine could keep the COP from
generating a reset even while the main program is not working properly.
14.3 I/O Signals
The following paragraphs describe the signals shown in Figure 14-1.
14.3.1 ICLK
ICLK is the internal oscillator output signal, typically 50-kHz. The ICLK frequency varies depending on the
supply voltage. See Chapter 17 Electrical Specifications for ICLK parameters.
14.3.2 COPCTL Write
Writing any value to the COP control register (COPCTL) (see 14.4 COP Control Register) clears the
COP counter and clears bits 12 through 5 of the SIM counter. Reading the COP control register returns
the low byte of the reset vector.
14.3.3 Power-On Reset
The power-on reset (POR) circuit in the SIM clears the SIM counter 4096
× ICLK cycles after power-up.
14.3.4 Internal Reset
An internal reset clears the SIM counter and the COP counter.
14.3.5 Reset Vector Fetch
A reset vector fetch occurs when the vector address appears on the data bus. A reset vector fetch clears
the SIM counter.
14.3.6 COPD (COP Disable)
The COPD signal reflects the state of the COP disable bit (COPD) in the configuration register 1
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