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參數(shù)資料
| 型號： | MM912F634BV1AE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 152/339頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 16BIT 32KB FLASH 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 核心處理器： | HCS12 |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | LIN，SCI |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲器容量： | 32KB（32K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.25 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 15x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP 裸露焊盤 |
| 包裝： | 托盤 |
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Functional Description and Application Information
S12S Debug (S12SDBGV1) Module
MM912F634
Freescale Semiconductor
235
4.31.4.3.4
Channel Priorities
In case of simultaneous matches, the priority is resolved according to Table 311. The lower priority is suppressed. It is thus
possible to miss a lower priority match if it occurs simultaneously with a higher priority. The priorities described in Table 311 dictate
that in the case of simultaneous matches, the match on the lower channel number (0,1,2) has priority. The SC[2:0] encoding
ensures that a match leading to final state has priority over all other matches independent of current state sequencer state. When
configured for range mode on Comparators A/B, match0 has priority whilst match2 is suppressed if a simultaneous range and
Comparator C match occur.
4.31.4.4
State Sequence Control
Figure 71. State Sequencer Diagram
The state sequencer allows a defined sequence of events to provide a trigger point for tracing of data in the trace buffer. Once
the DBG module has been armed by setting the ARM bit in the DBGC1 register, then state1 of the state sequencer is entered.
Further transitions between the states are then controlled by the state control registers and channel matches. The only permitted
transition from Final State is back to the disarmed state0. Transition between any of the states 1 to 3 is not restricted. Each
transition updates the SSF[2:0] flags in DBGSR accordingly to indicate the current state.
Alternatively writing to the TRIG bit in DBGSC1, the Final State is entered and tracing starts immediately if the TSOURCE bit is
configured for tracing.
Independent of the state sequencer, each comparator channel can be individually configured to generate an immediate
breakpoint when a match occurs through the use of the BRK bits in the DBGxCTL registers. Thus it is possible to generate an
immediate breakpoint on selected channels, whilst a state sequencer transition can be initiated by a match on other channels. If
a debug session is ended by a match on a channel with BRK = 1, the state sequencer transitions through Final State for a clock
cycle to state0. This is independent of tracing and breakpoint activity, thus with tracing and breakpoints disabled, the state
sequencer enters state0 and the debug module is disarmed.
Table 311. Channel Priorities
Priority
Source
Action
Highest
TRIG
Enter Final State
Match0 (force or tag hit)
Transition to next state as defined by state control registers
Match1 (force or tag hit)
Transition to next state as defined by state control registers
Lowest
Match2 (force or tag hit)
Transition to next state as defined by state control registers
State1
Final State
State3
ARM = 1
Session Complete
(Disarm)
State2
State 0
(Disarmed)
ARM = 0
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