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參數(shù)資料
| 型號(hào)： | MM912F634BV1AE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 233/339頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16BIT 32KB FLASH 48LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 核心處理器： | HCS12 |
| 芯體尺寸： | 16-位 |
| 速度： | 20MHz |
| 連通性： | LIN，SCI |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 9 |
| 程序存儲(chǔ)器容量： | 32KB（32K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.25 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 15x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 48-LQFP 裸露焊盤 |
| 包裝： | 托盤 |
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Functional Description and Application Information
Die-to-Die Initiator (D2DIV1)
MM912F634
Freescale Semiconductor
308
4.37.3.2.6
D2DI Data Buffer Register (D2DDATA)
This read-only register contains information about the ongoing D2D interface transaction. For a write transaction, the data
becomes valid at the begin of the transaction. For a read transaction, the data will be updated during the transaction, and is
finalized when the transaction is acknowledged by the target. In error cases, the user can track back what has happened.
Both D2DDATA and D2DADR can be read with byte accesses.
4.37.4
Functional Description
4.37.4.1
Initialization
Out of reset the interface is disabled. The interface must be initialized by setting the interface clock speed, the timeout value, the
transfer width, and finally enabling the interface. This should be done using a 16-bit write, or if using 8-bit write, D2DCTL1 must
be written before D2D2CTL0.D2DEN = 1 is written. Once it is enabled in normal modes, only a reset can disable it again (write
once feature).
4.37.4.2
Transactions
A transaction on the D2D Interface is triggered by writing to either the 256 byte address window or reading from the address
window (see STAA/LDAA 0/1 in the next figure). Depending on which address window is used, a blocking or a non-blocking
transaction is performed. The address for the transaction is the 8-bit wide window relative address. The data width of the CPU
read or write instructions determines if 8-bit or 16-bit wide data are transferred. There is always only one transaction active.
Figure 96 shows the various types of transactions explained in more detail below.
For all 16-bit read/write accesses of the CPU, the addresses are assigned according the big-endian model:
word [15:8]: addr
word[7:0]: addr+1
addr: byte-address (8 bit wide) inside the blocking or non-blocking window, as provided by the CPU and transferred to the D2D
target word: CPU data, to be transferred from/to the D2D target
The application must care for the stretched CPU cycles (limited by the TIMOUT value, caused by blocking or consecutive
accesses), which could affect time limits, including COP (computer operates properly) supervision. The stretched CPU cycles
cause the “CPU halted” phases (see Figure 96).
Table 400. D2DI Data Buffer Register (D2DDATA)
0x00DE / 0x00DF
Access: User read
15
14
13
12
11
10
98765
43210
R
DATA15:0
W
Reset
0000000
00
Table 401. D2DI Data Buffer Register Bit Descriptions
Field
Description
15:0
DATA
Transaction Data — Those read-only bits contain the data of the transaction
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