參數(shù)資料
型號(hào)： MPC562MZP66
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁(yè)數(shù)： 1146/1496頁(yè)
文件大?。?/td> 20425K
代理商： MPC562MZP66
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MOTOROLA
Chapter 15. Queued Serial Multi-Channel Module
15-43
Queued Serial Peripheral Interface
15.6.6.1 Description of Slave Operation
After reset, the QSMCM registers and the QSPI control registers must be initialized as
described above. Although the command control segment is not used, the transmit and
receive data segments may, depending upon the application, need to be initialized. If
meaningful data is to be sent out from the QSPI, the data to the transmit data should be
written to the segment before enabling the QSPI.
If SPE is set and MSTR is not set, a low state on the slave select (PCS0/SS) pin commences
slave mode operation at the address indicated by NEWQP. The QSPI transmits the data
found in the transmit data segment at the address indicated by NEWQP, and the QSPI stores
received data in the receive data segment at the ad-dress indicated by NEWQP. Data is
transferred in response to an external slave clock input at the SCK pin.
Because the command control segment is not used, the command control bits and
peripheral chip-select codes have no effect in slave mode operation. The QSPI does not
drive any of the four peripheral chip-selects as outputs. PCS0/SS is used as an input.
Although CONT cannot be used in slave mode, a provision is made to enable receipt of
more than 16 data bits. While keeping the QSPI selected (PCS0/SS is held low), the QSPI
stores the number of bits, designated by BITS, in the current receive data segment address,
increments NEWQP, and continues storing the remaining bits (up to the BITS value) in the
next receive data segment address.
As long as PCS0/SS remains low, the QSPI continues to store the incoming bit stream in
sequential receive data segment addresses, until either the value in BITS is reached or the
end-of-queue address is used with wraparound mode disabled.
When the end of the queue is reached, the SPIF flag is asserted, optionally causing an
interrupt. If wraparound mode is disabled, any additional incoming bits are ignored.
If wraparound mode is enabled, storing continues at either address 0x0 or the address of
NEWQP, depending on the WRTO value. When using this capability to receive a long
incoming data stream, the proper delay between transfers must be used. The QSPI requires
time, approximately 0.425 s with a 40-MHz IMB3 clock, to prefetch the next transmit
RAM entry for the next transfer. Therefore, a baud rate may selected that provides at least
a 0.6-s delay between successive transfers to ensure no loss of incoming data. If the IMB3
clock is operating at a slower rate, the delay between transfers must be increased
proportionately.
Because the BITSE option in the command control segment is no longer available, BITS
sets the number of bits to be transferred for all transfers in the queue until the CPU changes
the BITS value. As mentioned above, until PCS0/SS is negated (brought high), the QSPI
continues to shift one bit for each pulse of SCK. If PCS0/SS is negated before the proper
number of bits (according to BITS) is received, the next time the QSPI is selected it resumes
storing bits in the same receive-data segment address where it left off. If more than 16 bits
are transferred before negating the PCS0/SS, the QSPI stores the number of bits indicated
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PDF描述
MPC563MZP66R2 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388
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MPC561MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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MPC562MZP66R2 功能描述:IC MPU 32BIT 66MHZ 388-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:MPC5xx 標(biāo)準(zhǔn)包裝:1 系列:87C 核心處理器:MCS 51 芯體尺寸:8-位 速度:16MHz 連通性:SIO 外圍設(shè)備:- 輸入/輸出數(shù):32 程序存儲(chǔ)器容量:8KB（8K x 8） 程序存儲(chǔ)器類型:OTP EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4 V ~ 6 V 數(shù)據(jù)轉(zhuǎn)換器:- 振蕩器型:外部 工作溫度:0°C ~ 70°C 封裝/外殼:44-DIP 包裝:管件 其它名稱:864285
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