參數(shù)資料
型號： MPC562MZP66
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388
文件頁數(shù)： 503/1496頁
文件大小： 20425K
代理商： MPC562MZP66
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Index-14
MPC561/MPC563 Reference Manual
MOTOROLA
module configuration (QADC64E), 13-8
MPIOSMDDR MPIOSM data direction register,
MPIOSMDR MPIOSM data register, 17-64
MPWMCNTR MPWMSM counter register, 17-59
MPWMPERR MPWMSM period register, 17-58
MPWMPULR MPWMSM pulse width register,
MPWMSCR MPWMSM status/control register,
pads module configuration register (PDMCR), 2-22
pads module configuration register 2 (PDMCR2),
pending interrupt request register (UIPEND), 12-9
periodic interrupt status and control register
(PISCR), 6-46
periodic interrupt timer count register (PITC), 6-47
periodic interrupt timer register (PITR), 6-48
PLL, low power, and reset control register
(PLPRCR), 8-36
port A data register (PORTQA), 13-13
port B data register (PORTQB), 13-13
processor version register (PVR), 3-26
QACR0 control register, 13-15, 14-16
QADC64E control register 1 (QACR1), 13-16,
QADC64E control register 2 (QACR2), 13-18,
QADC64E module configuration (QADCMCR),
QADC64E PORTQA Port A data register, 14-15
QADC64E PORTQA port A data register, 13-14
READI data trace attribute 1 register (DTA1), 24-17
READI data trace attribute 2 register (DTA2), 24-17
READI development control register (DC), 24-11
READI device ID register (DID), 24-10
READI mode control register (MC), 24-12
READI ownership trace register (OTR), 24-9
READI read/write access register (RWA), 24-14
READI upload/download information register
(UDI), 24-16
READI user base address register (UBA), 24-13
real-time clock alarm register (RTCAL), 6-46
real-time clock register (RTC), 6-46
real-time clock status and control register (RTCSC),
receive mask, 16-7
reset status register (RSR), 7-6
SGPIO control register (SGPIOCR), 6-51
SGPIO data register 1 (SGPIODT1), 6-49
SGPIO data register 2 (SGPIODT2), 6-50
SIU interrupt edge level register (SIEL), 6-37
SIU interrupt mask registers (SIMASK), 6-35
SIU interrupt vector register (SIVEC), 6-37
SIU module configuration register (SIUMCR), 6-27
software service register (SWSR), 6-41
special purpose, 3-48
added registers, 3-48
unsupported registers, 3-48
status (QASR), 13-21, 14-24
status (QASR0), 13-21, 14-24
status (QASR1), 13-28, 14-30
system clock and reset control register (SCCR),
system protection control register (SYPCR), 6-40
time base control and status register (TBSCR), 6-44
time base reference registers (TBREF0 and
TBREF1), 6-43
time base SPR (TB), 3-24
time base SPR (TBSPR), 6-43
TouCAN control register (CANCTRL0), 16-28
TouCAN control register 0 (CANCTRL0), 16-29
TouCAN control register 1 (CANCTRL1), 16-30
TouCAN control register 2 (CANCTRL2), 16-32
TouCAN error and status register (ESTAT), 16-35
TouCAN error counters, 16-38
TouCAN free running timer (TIMER), 16-32
TouCAN interrupt configuration register
(CANICR), 16-28
TouCAN interrupt flag register (IFLAG), 16-38
TouCAN interrupt mask register (IMASK), 16-37
TouCAN module configuration register
(CANMCR), 16-26
TouCAN prescaler divide register (PRESDIV),
TouCAN receive buffer 14 mask registers, 16-34
TouCAN receive buffer 15 mask registers, 16-34
TouCAN receive global mask registers, 16-33
TPU channel interrupt enable register (CIER), 19-15
TPU channel interrupt status register (CISR), 19-19
TPU channel priority register (CPR), 19-18
TPU development support control register (DSCR),
TPU function select register (CFSR), 19-16
TPU host sequence register (HSQR), 19-17
TPU host service request register (HSRR), 19-17
TPU interrupt configuration register (TICR), 19-15
TPU module configuration register (TPUMCR),
TPU module configuration register 2 (TPUMCR2),
TPU module configuration register 3 (TPUMCR3),
TPU support status register (DSSR), 19-14
transfer error status register (TESR), 6-41
UC3F configuration register (UC3FMCR), 21-6
UC3F extended configuration register
(UC3FMCRE), 21-9
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PDF描述
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