參數(shù)資料
型號(hào)： MPC823CZT25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁(yè)數(shù)： 558/1407頁(yè)
文件大?。?/td> 13074K
代理商： MPC823CZT25
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PowerPC Architecture Compliance
7-6
MPC823 USER’S MANUAL
MOTOROLA
PPC
ARCHITECTURE
7
COMPLIANCE
7.3 POWERPC OPERATING ENVIRONMENT ARCHITECTURE (BOOK III)
The MPC823 has an internal memory space that includes memory-mapped control registers
and memory that is used by various modules on the chip. This memory is part of the main
memory as seen by the core but cannot be accessed by any external system master.
7.3.1 The Branch Processor
7.3.1.1 MACHINE STATE REGISTER. The floating-point exception mode is ignored by the
MPC823. The IP bit initial state after reset is set as programmed by the reset configuration
7.3.1.2 PROCESSOR VERSION REGISTER. The value of the PVR register’s version field
is x’0050’. The value of the revision field is x’0000’ and it is incremented each time that the
software distinguishes between the core revisions.
7.3.1.3 BRANCH PROCESSORS INSTRUCTIONS. The core implements all the
instructions defined for the branch processor in the
PowerPC User Instruction Set
Architecture Book I in the hardware. For the details about the performance of various
instructions, see Table 8-1 of this manual.
7.3.2 The Fixed-Point Processor
7.3.2.1 UNSUPPORTED REGISTERS. The following registers are not supported by the
MPC823. Refer to Section 7.3.3 Storage Model for more details.
7.3.2.2 ADDED REGISTERS. For a list of the added special purpose registers, see
7.3.3 Storage Model
Page sizes are 4K, 16K, 512K, and 8M and an optional sub-page granularity of 1K for 4K
pages in a maximum real memory size of 4G. Neither ordinary or direct-store segments are
supported.
7.3.3.1 ADDRESS TRANSLATION. If address translation is disabled (MSRIR =0 for
instruction accesses or MSRDR =0 for data accesses), the effective address is treated as the
real address and is passed directly to the memory subsystem. Otherwise, the effective
address is translated by using the translation lookaside buffer (TLB) mechanism of the
memory management unit (MMU). Instructions are not fetched from no-execute or guarded
storage and data accesses are not executed speculatively to or from the guarded storage.
SDR 1
IBAT2U
DBAT1U
IBAT0L
IBAT3L
DBAT2L
EAR
IBAT2L
DBAT1L
IBAT1U
DBAT0U
DBAT3U
IBAT0U
IBAT3U
DBAT2U
IBAT1L
DBAT0L
DBAT3L
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PDF描述
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MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
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