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參數(shù)資料
| 型號： | MQ80C32-12SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 38/344頁 |
| 文件大?。?/td> | 4745K |
| 代理商： | MQ80C32-12SBR |
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132
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
15.5.3
Fifty Percent Waveform Configuration
When PSCOUTn0 and PSCOUTn1 have the same characteristics, it’s possible to configure the PSC in a Fifty Per-
cent mode. When the PSC is in this configuration, it duplicates the OCRnSBH/L and OCRnRBH/L registers in
OCRnSAH/L and OCRnRAH/L registers. So it is not necessary to program OCRnSAH/L and OCRnRAH/L
registers.
15.6
Update of Values
To avoid unasynchronous and incoherent values in a cycle, if an update of one of several values is necessary, all
values are updated at the same time at the end of the cycle by the PSC. The new set of values is calculated by
software and the update is initiated by software.
Figure 15-11. Update at the end of complete PSC cycle.
The software can stop the cycle before the end to update the values and restart a new PSC cycle.
15.6.1
Value Update Synchronization
New timing values or PSC output configuration can be written during the PSC cycle. Thanks to LOCK and
AUTOLOCK configuration bits, the new whole set of values can be taken into account after the end of the PSC
cycle.
When AUTOLOCK configuration is selected, the update of the PSC internal registers will be done at the end of the
PSC cycle if the Output Compare Register RB has been the last written. The AUTOLOCK configuration bit is taken
into account at the end of the first PSC cycle.
When LOCK configuration bit is set, there is no update. The update of the PSC internal registers will be done at the
end of the PSC cycle if the LOCK bit is released to zero.
The registers which update is synchronized thanks to LOCK and AUTOLOCK are PSOCn, POM2, OCRnSAH/L,
OCRnRAH/L, OCRnSBH/L and OCRnRBH/L.
See these register’s description starting on page 155.
When set, AUTOLOCK configuration bit prevails over LOCK configuration bit.
15.7
Enhanced Resolution
Lamp Ballast applications need an enhanced resolution down to 50Hz. The method to improve the normal resolu-
tion is based on Flank Width Modulation (also called Fractional Divider). Cycles are grouped into frames of 16
cycles. Cycles are modulated by a sequence given by the fractional divider number. The resulting output frequency
is the average of the frequencies in the frame. The fractional divider (d) is given by OCRnRB[15:12].
Software
PSC
Regulation Loop
Calculation
Writting in
PSC Registers
Cycle
With Set i
Cycle
With Set i
Cycle
With Set i
Cycle
With Set i
Cycle
With Set j
End of Cycle
Request for
an Update
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