參數(shù)資料
型號(hào)： MSP430F2618TGQWTEP
廠商： TEXAS INSTRUMENTS INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 16 MHz, RISC MICROCONTROLLER, PBGA113
封裝： PLASTIC, BGA-113
文件頁數(shù)： 47/92頁
文件大?。?/td> 1215K
代理商： MSP430F2618TGQWTEP
MSP430F2618- EP
MIXED SIGNAL MICROCONTROLLER
SLAS632 -- DECEMBER 2008
51
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
electrical characteristics over recommended ranges of supply voltage and operating free-air
temperature (unless otherwise noted) (continued)
USCI (UART mode)
PARAMETER
TEST CONDITIONS
VCC
MIN
TYP
MAX UNIT
fUSCI
USCI input clock frequency
Internal: SMCLK, ACLK
External: UCLK
Duty cycle = 50% 10%
fSYSTEM MHz
fBITCLK
BITCLK clock frequency
(equals baud rate in MBaud)
2.2 V /3 V
1
MHz
t
UART receive deglitch time
2.2 V
50
150
600
ns
t
UART receive deglitch time
(see Note 1)
3V
50
100
600
ns
NOTE 1: Pulses on the UART receive input (UCxRX) shorter than the UART receive deglitch time are suppressed. To ensure that pulses are
correctly recognized their width should exceed the maximum specification of the deglitch time.
USCI (SPI master mode) (see Figure 27 and Figure 28)
PARAMETER
TEST CONDITIONS
VCC
MIN
MAX
UNIT
fUSCI
USCI input clock frequency
SMCLK, ACLK
Duty cycle = 50% 10%
fSYSTEM MHz
t
SOMI input data setup time
2.2 V
110
ns
tSU,MI
SOMI input data setup time
3V
75
ns
t
SOMI input data hold time
2.2 V
0
ns
tHD,MI
SOMI input data hold time
3V
0
ns
t
SIMO output data valid time
UCLK edgetoSIMOvalid;
2.2 V
30
ns
tVALID,MO
SIMO output data valid time
UCLK edge to SIMO valid;
CL =20pF
3V
20
ns
NOTE 1: fUCxCLK =
1
2tLO∕HI
with tLO∕HI ≥ max(tVALID,MO(USCI) + tSU,SI(Slave), tSU,MI(USCI) + tVALID,SO(Slave)).
For the slave parameters tSU,SI(Slave) and tVALID,SO(Slave), see the SPI parameters of the attached slave.
USCI (SPI slave mode) (see Figure 29 and Figure 30)
PARAMETER
TEST CONDITIONS
VCC
MIN
TYP
MAX UNIT
tSTE,LEAD
STE lead time,
STE low to clock
2.2 V/3 V
50
ns
tSTE,LAG
STE lag time,
Last clock to STE high
2.2 V/3 V
10
ns
tSTE,ACC
STE access time,
STE low to SOMI data out
2.2 V/3 V
50
ns
tSTE,DIS
STE disable time,
STE high to SOMI high impedance
2.2 V/3 V
50
ns
t
SIMO input data setup time
2.2 V
20
ns
tSU,SI
SIMO input data setup time
3V
15
ns
t
SIMO input data hold time
2.2 V
10
ns
tHD,SI
SIMO input data hold time
3V
10
ns
t
SOMI output data valid time
UCLK edgetoSOMI valid;
2.2 V
75
110
ns
tVALID,SO
SOMI output data valid time
UCLK edge to SOMI valid;
CL =20pF
3V
50
75
ns
NOTE 1: fUCxCLK =
1
2tLO∕HI
with tLO∕HI ≥ max(tVALID,MO(Master) + tSU,SI(USCI), tSU,MI(Master) + tVALID,SO(USCI))
For the master parameters tSU,MI(Master) and tVALID,MO(Master), see the SPI parameters of the attached master.
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PDF描述
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MSP430F4132IRGZ 16-BIT, FLASH, 8 MHz, RISC MICROCONTROLLER, PQCC48
MSP430F415IRTD 16-BIT, FLASH, 8 MHz, RISC MICROCONTROLLER, PQCC64
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