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參數資料
| 型號： | MT48V8M16LFF4-10XT |
| 元件分類： | DRAM |
| 英文描述： | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| 封裝： | 8 X 8 MM, VFBGA-54 |
| 文件頁數： | 18/69頁 |
| 文件大?。?/td> | 6213K |
| 代理商： | MT48V8M16LFF4-10XT |
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128Mb: x16, x32
MOBILE SDRAM
09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. G (DRAFT) 7/04 EN
25
2001 Micron Technology, Inc. All rights reserved.
Figure 18: READ to PRECHARGE
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
CLK
DQ
DOUT
n
T2
T1
T4
T3
T6
T5
T0
COMMAND
ADDRESS
READ
NOP
BANK a,
COL n
NOP
DOUT
n + 1
DOUT
n + 2
DOUT
n + 3
PRECHARGE
ACTIVE
t RP
T7
BANK a,
ROW
BANK
(a or all)
DON’T CARE
X = 0 cycles
CAS Latency = 1
X = 1 cycle
CAS Latency = 2
CAS Latency = 3
BANK a,
COL n
BANK a,
ROW
BANK
(a or all)
BANK a,
COL n
BANK a,
ROW
BANK
(a or all)
X = 2 cycles
TRANSITIONING DATA
NOTES:
1) Assumes tRAS(min) has been satisfied prior to the precharge command
2) N+3 is either the last data element of a BL=4, or the last desired data element of a longer burst
3) DQM is LOW.
相關PDF資料 |
PDF描述 |
|---|---|
| MT55L256V36PT-6 | 256K X 36 ZBT SRAM, 3.5 ns, PQFP100 |
| MT5C2561EC-45IT | 256K X 1 STANDARD SRAM, 45 ns, CQCC28 |
| M378T3253FG0-CE6 | 32M X 64 DDR DRAM MODULE, 0.45 ns, DMA240 |
| M93C06-DS3TG | 16 X 16 MICROWIRE BUS SERIAL EEPROM, PDSO8 |
| M93C06-WDS7 | 16 X 16 MICROWIRE BUS SERIAL EEPROM, PDSO8 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MT48V8M16LFF4-8 XT | 制造商:Micron Technology Inc 功能描述: |
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