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參數(shù)資料
| 型號(hào)： | MT90883 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | TDM to Packet Processors |
| 中文描述： | TDM到分組處理器 |
| 文件頁(yè)數(shù)： | 88/97頁(yè) |
| 文件大小： | 702K |
| 代理商： | MT90883 |
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MT90880/1/2/3
Data Sheet
88
Zarlink Semiconductor Inc.
Figure 46 - Local Bus Timing at 8.192 Mbs
10.3 Packet Interface
10.3.1 MII Transmit
Data for the MII packet switching is based on Specification IEEE Std 802.3u – 1995.
Table 34 - Packet Interface Timing - MII Transmit
Parameter
Symbol
10 Mbs
100 Mbs
Units
Min.
Typ.
Max.
Min.
Typ.
Max.
TXCLK period
t
CC
-
400
-
-
40
-
ns
TXCLK high time
t
CHI
140
-
260
14
-
26
ns
TXCLK low time
t
CLO
140
-
260
14
-
26
ns
TXCLK rise time
t
CR
-
-
5
-
-
5
ns
TXCLK fall time
t
CF
-
-
5
-
-
5
ns
TXCLK rise to TXD active delay
t
DV
0
-
25
0
-
25
ns
TXCLK to TXEN active delay
t
EV
0
-
25
0
-
25
ns
Channel 127 Bit 0
Channel 0 Bit 7
Channel 0 Bit 6
Ch 127 Bit 0
Ch 0 Bit 7
Ch 0 Bit 6
tSTOD
tSTOD
tFOD
tFOD
tC16H
tC16L
tSTIH
tSTIS
tSTIH
tSTIS
C16OB
FP16OB
LOC_STI
LOC_STO
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