參數(shù)資料
型號： MT92220
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 數(shù)字傳輸電路
英文描述： 1023 Channel Voice Over IP/AAL2 Processor
中文描述： ATM NETWORK INTERFACE, PBGA608
封裝： 31 X 31 MM, 2.50 MM HEIGHT, MS-034, EPBGA-608
文件頁數(shù)： 22/210頁
文件大?。?/td> 1536K
代理商： MT92220
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Data Sheet
MT92220
22
Zarlink Semiconductor Inc.
4.0
The objective of the MT92220 device is to transport voice information encapsulated in IP packets over network
connections. Therefore, to allow maximum flexibility, it can support 3 different types of link interfaces: Ethernet,
UTOPIA and Packet over SONET.
Network Interface
The network module of the chip is responsible for the identification and routing of packets, deciding which packets
should be kept and treated as voice, which should be routed to the data packet buffer and which should be
discarded. Furthermore, on its UTOPIA interfaces, the MT92220 can also receive AAL2 cells and route them to an
AAL2 treatment block.
The network module accepts packets that are generated by the Packet Assembly module, as well as packets
received from either of the two RX link ports. In the TX direction, it can send packets to the Packet Disassembly
module, as well as to any of 4 TX link buffers: TX link A High-Priority, TX link A Low-Priority, TX link B High-Priority
and TX link B Low-Priority.
It can also receive cells from its twin UTOPIA ports, the TX AAL2 agent or from the TX CPU cell queue and can
route them to the RX AAL2 cell buffer, the RX CPU cell buffer, or one of 4 TX link A cell queues (in priority) or one
of 2 cell queues going to TX link B.
The following figure gives an overview of the data path in the network module, including all the queues that are
used to buffer the data along the way:
Figure 3 - Network Interface Buffering
:
Network Interface Buffering
Packet
Disassembly
Data FIFO
512 x 32
Assembly
Module
Disassembly
Module
Packet
Assembly
Data FIFO
512 x 32
Disassembly
Buffer
Network CPU
Packet Buffer
Disassembly
Copying
Process
Payload in SDRAM C, Descriptor in SSRAM C
Bufferless Process
NETOWORK_IF
Assembly
Copying
Process
TX Link A
HP Packet
Buffer
Packet
Identification
Buffer
TXCPU
Agent
RXCPU
Agent
TX Link
A Copy
Buffer in Internal Memory
TX Link A
Cell FIFO
128 x 32
TX Link
B Copy
TX Link B
Cell FIFO
128 x 32
S
TX Link A
LP Packet
Buffer
TX Link A
Raw Cell
Buffer 0
LP
HP
Packet
Identifier
Note: Only one type for port A is supported at once (UTOPIA, Ethernet or POS-PHY)
TXA
UTOPIA
TX
UTOPIA
TX
Ethernet
TX POS-
PHY
TX Link A
Packet/Cell
FIFO
128 x 36
AAL5
Cells to
Packet
TXA MII
TXA
POS-PHY
TXB
UTOPIA
TX
UTOPIA
TX Link A
Raw Cell
Buffer 1
TX Link A
Raw Cell
Buffer 2
TX Link B
HP Packet
Buffer
HP
TX Link A
Raw Cell
Buffer 3
TX Link B
Raw Cell
Buffer 0
LP
RX AAL2
Cell Buffer
TX Link B
LP Packet
Buffer
TX Link B
Raw Cell
Buffer 1
Payload and Descriptor in SSRAM C
RX CPU
Raw Cell
Buffer
RXCPU
Agent
RX
AAL2
TX
AAL2
S
Traffic Smoothing Processes (single leaky bucket)
mem_clk_sar_i
Clock Net
mem_clk_net_i
Clock Net
txb_clk Clock Net
Packet
Reassembly
Packet
Reassembly
Buffer
RX Link B
Cell FIFO
128 x 32
RX Link A
Cell FIFO
128 x 32
S
RXA MII
RX
Ethernet
RX POS-
PHY
RXA
POS-PHY
Ethernet/POS
RX Packet FIFO
128 x 36
ATM
Based
Look-up
Engine
UTOPIA RX A
Input FIFO
128 x 16
UTOPIA RX B
Input FIFO
128 x 16
RX
UTOPIA
RXA
UTOPIA
RX
UTOPIA
RXB
UTOPIA
Packet
to AAL5
Cells
rxb_clk Clock Net
rxa_clk or etha_rx_clk Clock Net
txa_clk or etha_tx_clk Clock Net
Clock domain crossings
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