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參數(shù)資料
| 型號： | PEF20542 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 2 Channel Serial Optimized Communication Controller with DMA |
| 中文描述： | 2通道串行通信控制器的優(yōu)化與DMA |
| 文件頁數(shù)： | 107/300頁 |
| 文件大小： | 3878K |
| 代理商： | PEF20542 |
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PEB 20542
PEF 20542
Detailed Protocol Description
Data Sheet
107
2000-09-14
while MONOSYNC uses only one SYN.
Figure 52
gives an example of the message
format.
Figure 52
BISYNC Message Format
The SYN character, its length, the length of data characters and additional parity
generation are programmable:
1 SYN character with 6 or 8 bit length (MONOSYNC), programmable via register
SYNCL
.
2 SYN characters with 6 or 8 bit length each (BISYNC), programmable via registers
SYNCH
/
SYNCL
.
Data character length may vary from 5 to 8 bits (bit field
’
CHL
’
in register
CCR3L
).
Parity information (even/odd parity, mark, space) may be appended to the character
(bit
’
PARE
’
and bit field
’
PAR
’
in register
CCR3H
).
4.5.2
The receiver is generally activated by setting bit
’
RAC
’
in register
CCR3L
. Additionally,
the CD signal may be used to control data reception depending on the selected clock
mode. After issuing the HUNT command, the receiver monitors the incoming data
stream for the presence of specified SYN character(s). However, data reception is still
disabled. If synchronization is gained by detecting the SYN character(s), an SCD
interrupt is generated and
all
following data is pushed to the receive FIFO, i.e. control
sequences, data characters and optional CRC frame checking sequence (the LSB is
received first). In normal operation, SYN characters are excluded from storage to receive
FIFO. SYN character length can be specified independently of the selected data
character length. If required, the character parity bit and/or parity status is stored
together with each data byte in the receive FIFO.
As an option, the loading of SYN characters in receive FIFO may be enabled by setting
the bit
’
SLOAD
’
in register
CCR3L
. Note that in this case SYN characters are treated as
data. Consequently, for correct operation it must be guaranteed that SYN character
Data Reception
SYN
(SYNL)
(SYNH)
SYN
SOH
Header
STX
Text
ETX
CRC
(Data)
2 Leading
SYN
Characters
Start
of
Header
Text
of
Start
End
of
Text
Frame
Checking
Sequence
ITD01805
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEB20542 | 2 Channel Serial Optimized Communication Controller with DMA |
| PEF20550 | ICs for Communications |
| PEB20550 | ICs for Communications |
| PEF20570 | DSP Embedded Line and Port Interface Controller |
| PEF20571 | DSP Embedded Line and Port Interface Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF20542FV1.3 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF20542FV13XP | 制造商:Lantiq 功能描述:Communication Controller 144-Pin TQFP |
| PEF2054-N | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCM， Other/Special/Miscellaneous |
| PEF2054NV1.0 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PEF2054NV1.0EPICS | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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