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參數(shù)資料
| 型號： | PIC16LC782T-I/SS |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 36/186頁 |
| 文件大小： | 0K |
| 描述： | IC MCU OTP 2KX14 A/D D/A 20SSOP |
| 標準包裝： | 1,600 |
| 系列： | PIC® 16C |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 13 |
| 程序存儲器容量： | 3.5KB（2K x 14） |
| 程序存儲器類型： | OTP |
| RAM 容量： | 128 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x8b; D/A 1x8b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-SSOP（0.209"，5.30mm 寬） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | PIC16LC782TI/SS |
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PIC16C781/782
DS41171A-page 128
Preliminary
2001 Microchip Technology Inc.
14.9
Interrupts
The devices have up to eight sources of interrupt. The
interrupt control register (INTCON) records individual
interrupt requests in flag bits. It also has individual and
global interrupt enable bits.
A global interrupt enable bit, GIE (INTCON<7>),
enables (if set) all unmasked interrupts or disables (if
cleared) all interrupts. When bit GIE is enabled and an
interrupt’s flag bit and mask bit are set, the interrupt will
vector immediately. Individual interrupts can be dis-
abled through their corresponding enable bits in vari-
ous
registers.
Individual
interrupt
bits
are
set,
regardless of the status of the GIE bit. The GIE bit is
cleared on RESET.
The “return from interrupt” instruction, RETFIE, exits
the interrupt routine as well as sets the GIE bit, which
re-enables interrupts.
The RB0/INT/AN4/VR pin interrupt, the RB port Inter-
rupt-on-Change (IOCB) and the TMR0 overflow inter-
rupt flags are contained in the INTCON register.
The peripheral interrupt flags are contained in the spe-
cial function register PIR1. The corresponding interrupt
enable bits are contained in special function register
PIE1, and the peripheral interrupt enable bit is con-
tained in special function register INTCON.
When an interrupt is serviced, the GIE bit is cleared to
disable any further interrupt. The return address is
pushed onto the stack and the PC is loaded with 0004h.
Once in the Interrupt Service Routine the source(s) of
the interrupt can be determined by polling the interrupt
flag bits. The interrupt flag bit(s) must be cleared in soft-
ware before re-enabling interrupts to avoid recursive
interrupts.
For external interrupt events, such as the INT pin or
PORTB change interrupt, the interrupt latency is three
or four instruction cycles. The exact latency depends
on when the interrupt event occurs. The latency is the
same for one or two-cycle instructions. Individual inter-
rupt flag bits are set, regardless of the status of their
corresponding mask bit or the GIE bit.
14.9.1
INT INTERRUPT
External interrupt on RB0/INT/AN4/VR pin is edge trig-
gered: either rising, if bit INTEDG (OPTION_REG<6>)
is set, or falling, if the INTEDG bit is clear. When a valid
edge appears on the RB0/INT pin, flag bit INTF
(INTCON<1>) is set. This interrupt can be disabled by
clearing enable bit INTE (INTCON<4>). Flag bit INTF
must be cleared in software in the Interrupt Service
Routine before re-enabling this interrupt. The INT inter-
rupt can awaken the processor from SLEEP, if bit INTE
was set prior to going into SLEEP. The status of global
interrupt enable bit GIE decides whether or not the pro-
cessor branches to the interrupt vector following a
wake-up sequence. See Section 14.12 for details on
SLEEP mode.
FIGURE 14-10:
INTERRUPT LOGIC
Note:
Individual interrupt flag bits are set, regard-
less of the status of their corresponding
mask bit or the GIE bit.
C2IF
C2IE
C1IF
C1IE
ADIF
ADIE
TMR1IF
TMR1IE
T0IF
T0IE
INTF
INTE
RBIF
RBIE
GIE
PEIE
Wake-up (If in SLEEP mode)
Interrupt to CPU
PEIF
LVDIF
LVDIE
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