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參數資料
| 型號： | PM7382 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | Frame Engine and Data Link Manager 32P256 |
| 中文描述： | 幀引擎和數據鏈路管理32P256 |
| 文件頁數： | 149/330頁 |
| 文件大小： | 2508K |
| 代理商： | PM7382 |
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RELEASED
DATA SHEET
PM7382 FREEDM-32P256
ISSUE 3
PMC-2010333
FRAME ENGINE AND DATA LINK MANAGER 32P256
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
138
CRC[1]
CRC[0]
Operation
1
1
Reserved
INVERT:
The HDLC data inversion bit (INVERT) configures the HDLC processor to
logically invert the incoming HDLC stream from the RCAS256 before
processing it. The value of INVERT to be written to the channel provision
RAM, in an indirect channel write operation, must be set up in this register
before triggering the write. When INVERT is set to one, the HDLC stream is
logically inverted before processing. When INVERT is set to zero, the HDLC
stream is not inverted before processing. INVERT reflects the value written
until the completion of a subsequent indirect channel read operation.
PRIORITY:
The channel FIFO priority bit (PRIORITY) informs the partial packet
processor that the channel has precedence over other channels when being
serviced by the RMAC256 block for transfer to the PCI host. The value of
PRIORITY to be written to the channel provision RAM, in an indirect channel
write operation, must be set up in this register before triggering the write.
Channel FIFOs with PRIORITY set to one are serviced by the RMAC256
before channel FIFOs with PRIORITY set to zero. Channels with an HDLC
data rate to FIFO size ratio that is significantly higher than other channels
should have PRIORITY set to one. PRIORITY reflects the value written until
the completion of a subsequent indirect channel read operation.
7BIT:
The 7BIT enable bit (7BIT) configures the HDLC processor to ignore the least
significant bit of each octet in the corresponding link RD[n]. The value of
7BIT to be written to the channel provision RAM, in an indirect channel write
operation, must be set up in this register before triggering the write. When
7BIT is set high, the least significant bit (last bit of each octet received), is
ignored. When 7BIT is set low, the entire receive data stream is processed.
7BIT reflects the value written until the completion of a subsequent indirect
channel read operation.
相關PDF資料 |
PDF描述 |
|---|---|
| PM7383 | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7383-PI | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PM7382-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32P256 |
| PM7383 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7383-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
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