參數(shù)資料
型號: PSD813F5V
英文描述: -60V 100kRad Hi-Rel Single P-Channel TID Hardened MOSFET in a SMD-2 package; Similar to IRHNA9064 with optional Total Dose Rating of 300kRads
中文描述: Flash在系統(tǒng)編程(ISP)外設(shè)的8位微控制器
文件頁數(shù): 76/103頁
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代理商: PSD813F5V
PSD81XFX, PSD83XF2, PSD85XF2
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Figure 37. Input to Output Disable / Enable
Table 46. CPLD Combinatorial Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
Table 47. CPLD Combinatorial Timing (3V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
Symbol
Parameter
Conditions
-70
-90
-15
Fast
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
20
25
32
+ 2
+ 10
– 2
ns
t
EA
CPLD Input to CPLD
Output Enable
21
26
32
+ 10
– 2
ns
t
ER
CPLD Input to CPLD
Output Disable
21
26
32
+ 10
– 2
ns
t
ARP
CPLD Register Clear
or Preset Delay
21
26
33
+ 10
– 2
ns
t
ARPW
CPLD Register Clear
or Preset Pulse Width
10
20
29
+ 10
ns
t
ARD
CPLD Array Delay
Any
macrocell
11
16
22
+ 2
ns
Symbol
Parameter
Conditions
-12
-15
-20
PT
Aloc
Turbo
Off
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
40
45
50
+ 4
+ 20
– 6
ns
t
EA
CPLD Input to CPLD
Output Enable
43
45
50
+ 20
– 6
ns
t
ER
CPLD Input to CPLD
Output Disable
43
45
50
+ 20
– 6
ns
t
ARP
CPLD Register Clear
or
Preset Delay
40
43
48
+ 20
– 6
ns
t
ARPW
CPLD Register Clear
or
Preset Pulse Width
25
30
35
+ 20
ns
t
ARD
CPLD Array Delay
Any
macrocell
25
29
33
+ 4
ns
tER
tEA
INPUT
INPUT TO
OUTPUT
ENABLE/DISABLE
AI02863
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PDF描述
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參數(shù)描述
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PSD813F5VA-15U 功能描述:SPLD - 簡單可編程邏輯器件 U 511-PSD813F2VA-15U RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池數(shù)量:10 最大工作頻率:66 MHz 延遲時間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24
PSD813FH-15J 制造商:WSI 功能描述:
PSD813FH-90J 制造商:WSI 功能描述:
PSD813FN-15J 制造商:WSI 功能描述: