參數(shù)資料
型號(hào)： S71GL064A08
廠商： Spansion Inc.
英文描述： STACKED MULTI CHIP PRODUCT FLASH MEMORY AND RAM
中文描述： 堆疊式多芯片產(chǎn)品，閃存和RAM
文件頁(yè)數(shù)： 36/134頁(yè)
文件大?。?/td> 2383K
代理商： S71GL064A08
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128
S71GL064A based MCPs
S71GL064A_00_A2 February 8, 2005
Advance
Info rmation
4M Version G
Notes:
1. CS1 controlled:CS1#
≥ VCC-0.2V. CS2 controlled: CS2 ≤ 0.2V.
8M Version C
Notes:
1. CS1 controlled:CS1#
≥ VCC-0.2V. CS2 controlled: CS2 ≤ 0.2V.
8M Version D
Notes:
1. CS1 controlled:CS1#
≥ VCC-0.2V. CS2 controlled: CS2 ≤ 0.2V.
Timing Diagrams
Item
Symbol
Test Condition
Min
Typ
Max Unit
VCC for data retention
VDR
CS1# ≥ VCC-0.2V (Note 1), VIN ≥ 0V. BYTE# = VSS or VCC 1.5
-
3.3
V
Data retention current
IDR
VCC=1.5V, CS1# ≥ VCC-0.2V (Note 1), VIN ≥ 0V
-
3
A
Data retention set-up time
tSDR
See data retention waveform
0
-
ns
Recovery time
tRDR
tRC
-
Item
Symbol
Test Condition
Min
Typ
Max Unit
VCC for data retention
VDR
CS1# ≥ VCC-0.2V (Note 1). BYTE# = VSS or VCC
1.5
-
3.3
V
Data retention current
IDR
VCC=3.0V, CS1# ≥ VCC-0.2V (Note 1)
-
15
A
Data retention set-up time
tSDR
See data retention waveform
0
-
ns
Recovery time
tRDR
tRC
-
Item
Symbol
Test Condition
Min
Typ
Max Unit
VCC for data retention
VDR
CS1# ≥ VCC-0.2V (Note 1), BYTE# = VSS or VCC
1.5
-
3.3
V
Data retention current
IDR
VCC=3.0V, CS1# ≥ VCC-0.2V (Note 1)
-
TBD
A
Data retention set-up time
tSDR
See data retention waveform
0
-
ns
Recovery time
tRDR
tRC
-
Figure 59. Timing Waveform of Read Cycle(1) (Address Controlled, CS#1=OE#=VIL, CS2=WE#=VIH, UB#
and/or LB#=VIL)
tAA
tRC
tOH
Address
Data Out
Previous Data Valid
Data Valid
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